【无标题】

FPGA简介

·····Verilog 是一种硬件描述语言，以文本形式描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
·····Verilog 是并行执行语句

基础语法

逻辑值

0：低电平，条件为假
1：高点平，条件为真·
z：高阻态，无驱动
x：未知逻辑电平

算数运算符

+（加法，如assign c=a + b;把a与b的和赋值给c）
-减法
*乘法，一般不用乘号
/除法，一般不用除号
%求模，要求两侧均为整型数据，用在测试文件

关键字

module，后跟模块名，表示模块开始

endmodule,模块结束
例如：

// An highlighted block
module four_1
(
	input wire sys_clk, //输入信号
	input wire sys_rst_n,//
	inout wire sda,//输入输出信号
	output po_flag //输出信号
);
//线网型变量()
wire [0:0] flag;
//寄存器变量
reg [7:0] cnt;