Vivado调试过程遇到的问题

最新推荐文章于 2024-10-21 21:36:05 发布

大仔仔仔仔

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文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_52348250/article/details/140484971

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[Common 17-163] Missing value for option 'objects',：XDC文件为了好看多大了几个空格使其对齐。XDC文件有其特有的规则。每个后面只能跟一个空格

ERROR: [DRC 23-20] Rule violation (UCIO-1) Unconstrained Logical Port - 9 out of 194 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined.

没有约束的逻辑端口：22个逻辑端口中有16个没有用特殊的指定位置约束。这样可能导致IO口出现竞争、板子功耗不兼容或者影响到彼此之间的连接性能，同时还有信号完整性或者极端情况下会损坏与之相连接的设备或元件。若要更正以上这次的违规操作，就需要具体说明所有引脚的位置。除非用户指定了所有的逻辑端口，否则生成位码流的设计会失败。用“set_property SEVERITY {Warning} [get_drc_checks UCIO-1]”这个命令可以不指定引脚位置来生成位码流（一般这种方式是不推荐的）。

具体的操作如下所示：
打开新的txt文件，输入以下命令：
set_property SEVERITY {Warning} [get_drc_checks NSTD-1]
set_property SEVERITY {Warning} [get_drc_checks UCIO-1]
set_property SEVERITY {Warning} [get_drc_checks RTSTAT-1]
注意：
可以根据提示写相应的命令，也可以把以上三条命令都写上。然后把此txt文件另存为tcl文件，如命名为“test.tcl”。
在vivado界面中，点击PROJECT MANAGER下面的setting-》bitstream-》tcl.pre