上手verilog基础代码与modelsim仿真(一)

上手verilog基础代码与modelsim仿真(一)

1.点亮led灯

输入输出波形图：

verilog代码：

module led
(
    input wire      key_in,
    output wire     led_out
);
assign  led_out = key_in;



endmodule

2.二选一Mux

输入输出波形图：

verilog代码：

module mux2_1
(
    input wire  [0:0] in_1,  
    input wire  [0:0] in_2,  //input signal
    input wire  [0:0] sel,    //select signal
    
    output reg        out   //output signal
    
    
);

always@(sel,in_1,in_2) //or *
    if (sel==1'b1)
        out = in_1;
    else
        out = in_2;
    
endmodule

3. 3-8译码器

输入输出波形图：

verilog代码：

完成译码功能：

module  decoder(
    input   wire    in_1,
    input   wire    in_2,
     input  wire    in_3,
    output  reg    [7:0]   out
    
);

always@(*)
    case({in_1,in_2,in_3})
    
        3'b000: out=8'b0000_0001;
        3'b000:	out=8'b0000_0001;
        3'b001:	out=8'b0000_0010;
        3'b010:	out=8'b0000_0100;	
        3'b011:	out=8'b0000_1000;
        3'b100:	out=8'b0001_0000;	
        3'b101:	out=8'b0010_0000;	
        3'b110:	out=8'b0100_1000;	
        3'b111:	out=8'b1000_0000;	
        default:out=8'b0000_0001;
    endcase



endmodule

仿真逻辑文件：

`timescale 1ns/1ns

module td_decoder();
reg     in_1;
reg     in_2;
reg     in_3;

wire    [7:0]   out;
initial 
    begin
        in_1 <= 1'b0;
        in_2 <= 1'b0 ;
        in_3 <= 1'b0 ;          
    
    end


always  #10 in_1 <= {$random} % 2;
always  #10 in_2 <= {$random} % 2;
always  #10 in_3 <= {$random} % 2;

initial
    begin
        $timeformat(-9,0,"ns",6);
        $monitor("@time %t:in_1=%b,in_2=%b,in_3=%b,out=%b",$time,in_1,in_2,in_3,out);
    end


 decoder    decoder_inst
 (
   .in_1(in_1),
   .in_2(in_2),
   .in_3(in_3),
   .out (out)
    
);



endmodule

仿真波形图：

4.半加器

输入输出波形图

verilog完成半加器功能

 module half_adder(
    
    input wire      in_1,
    input wire      in_2,
    output wire     sum,
    output  wire    count
 
 
 
 );
 
 assign     {count,sum} = in_1 + in_2;
 
 endmodule

仿真逻辑文件

 module half_adder(
    
    input wire      in_1,
    input wire      in_2,
    output wire     sum,
    output  wire    count
 
 
 
 );
 
 assign     {count,sum} = in_1 + in_2;
 
 endmodule

仿真波形图: