Verilog 头歌习题 256选一选择器

module mux256(

    input   [255 : 0] D,

    input   [  7 : 0] sel,

    output            Y

);

    // 请在下面添加代码，完成256选1多路选择器的建模

    // 代码量预计1行

    /****** Begin ******/

reg Y;

integer i;

always @(*) begin

for(i=0;i<=255;i=i+1)

    if(sel==i) Y=D[i];

end

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这里sel是隐式转换为实数类型与interger进行比较吗？