Verilog数字系统设计教程第三部分练习五

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前言

一、简单的指令译码电路

1.1 程序语句：

1.2 testbench语句：

1.3 仿真波形：

二、8路数据选择器

2.1 程序语句：

2.2 testbench语句：

2.3 仿真波形：

总结

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前言

用always块实现较复杂的组合逻辑电路。

一、简单的指令译码电路

1.1 程序语句：

`define plus 3'd0
`define minus 3'd1
`define band 3'd2
`define bor 3'd3
`define unegate 3'd4

module alu(a, b, opcode, out);
input [7:0]a, b;
input [2:0]opcode;
output [7:0]out;
reg [7:0]out;

always @(opcode or a or b)
	begin
		case(opcode)
			`plus:		out = a + b;
			`minus:		out = a - b;
			`band:		out = a & b;
			`bor:		out = a | b;
			`unegate:	out = ~a;
			default:	ou