数字逻辑 Chapter 4——组合逻辑电路

4.0 概念

1. 组合逻辑电路：逻辑电路在任何时刻产生的稳定输出信号仅仅取决于该时刻的输入信号，而与输入信号作用前的电路状态无关（即不含触发器），则称为组合逻辑电路
2. 结构特点：电路由逻辑门构成，不含记忆元件；输入单向传输，不含反馈回路
3. 电路类型：根据输出端为1个还是多个分为单输出组合逻辑电路和多输出组合逻辑电路。

4.1 组合逻辑电路分析

对一个给定的逻辑电路，找出其输出与输入之间的逻辑关系。

分析的一般步骤：

• 逻辑电路图（题目中一般给出）
• 写出逻辑表达式（分析逻辑电路图，具体分析过程无需详细写出）
• 若电路功能直观简单，则跳过2步，若表达式较为复杂，则需要画出卡诺图化简表达式，否则跳过该步
• 画出输出端的真值表
• 分析逻辑功能
• 改进电路使电路更简单

4.2 组合逻辑电路设计

设计的首要任务是将文字描述的设计要求抽象为一种逻辑关系，即抽象出描述问题的逻辑表达式，然后根据表达式画逻辑电路。逻辑电路可以使用们短路（小规模）、中规模集成电路进行组合，也可使用可编程大规模集成电路实现。

设计的一般步骤：

• 确定输入、输出，列出真值表
• 写出表达式并简化
• 画出卡诺图
• 求出最简与或表达式
• 如果需要进行形式变换则进行，否则跳过
• 画出逻辑电路图

包含无关条件的组合逻辑电路设计

• 在一些实际问题中，输入变量之间存在相互制约或问题的某种特殊限定等，使逻辑函数与输入变量的某些取值组合无关。
• 描述此类问题的逻辑函数称为包含无关条件的逻辑函数
• 采用“最小项之和”表达式描述一个包含无关条件的逻辑问题时，函数表达式中是否包含无关项，以及对无关项是令其值为0还是1，并不影响函数的实际逻辑功能
• 在化简此类逻辑函数时，利用无关项的随意性往往可以使逻辑函数得到更好地简化，从而使设计的电路达到更简

4.3 组合逻辑电路的险象

实际情况下需要考虑信号传输的时延问题。实际上，信号经过任何逻辑门和导线都会产生时间延迟，这就使得当电路所有输入达到稳定状态时，输出并不是立即达到稳定状态。
延迟时间对数字系统是一个有害的因素。一般会造成系统运行速度下降，电路中信号的波形参数变坏，以及产生竞争险象等问题。

• 逻辑电路中各路径上延迟时间的长短与信号经过的门的级数有关，与具体逻辑门的时延大小有关，还与导线的长短有关。
• 因此，输入信号经过不同路径到达输出端的时间有先有后，这种现象称为竞争现象。

竞争现象分为临界竞争和非临界竞争。

• 不产生错误输出的称为非临界竞争
• 导致错误输出的竞争称为临界竞争，被称为险象
  • 这种险象是一种瞬态险象
  • 它表现为在输出端陈胜不应有的尖脉冲，暂时地破坏正常逻辑关系
  • 一旦瞬态过程结束，即可恢复正常逻辑关系

险象分类：

• 静态险象：在输入变化而输出不应发生变化的情况下，输出端产生了短暂的错误输出
• 动态险象：在输入变化而输出应该发生变化的情况下，输出在变化过程中产生了短暂的错误输出。
• “0”型险象：错误输出信号为负脉冲
• “1”型险象：错误输出信号为正脉冲

险象的判断：代数法和卡诺图法

• 代数法：检查函数表达式中是否存在具备竞争条件的变量，是否有某个变量同时以原变量和反变量的形式出现在函数表达式中。
  • 如果具备，则代入其他变量，看函数表达式是否会成为$X\cdot \bar{X}$和$X+\bar{X}$。
  • 若会，则说明对应的逻辑电路可能产生险象。
• 卡诺图法：画出函数卡诺图，画出和函数表达式中各项“与”项对应的卡诺圈。
  • 若卡诺圈之间存在“相切”关系，则可能产生险象。

消除险象的方法：增加冗余项（√）、增加惯性延时环节、选通法
在代数法中，增加冗余项的方法是：记下某个变量产生险象时其他变量的取值，将其全部取反之后相与，加上这一项即可。
卡诺图法中，增加卡诺圈消除相切即可。

解题指南

五、分析题

1. 略
2. (1) 写出逻辑表达式：
   $$\begin{gathered} F=\overline{\overline{ABC}A+\overline{ABC}B+\overline{ABC}C} \\ =(ABC+\overline{A})(ABC+\overline{B})(ABC+\overline{C}) \\ =ABC+\overline{ABC} \end{gathered}$$
   (2) 结果简单，直接描述功能：判断三个输入是否都相等
   (3) 简化电路图：
   

六、设计题

1. (1) 功能描述：比较两个二位二进制数
   (2) 输入：4个；输出：1个。真值表：

B1B0\A1A0	00	01	11	10
00	0	1	1	1
01	0	0	1	1
11	0	0	0	0
10	0	0	1	0

(3) 表达式：$Z=A_1\overline{B_1}+\overline{B_1}\cdot \overline{B_0}{A}_0+\overline{B_1}{A}_1{A}_0$
(4) 电路图：

2. 本题的关键在于使用与非门设计。
   (1) 输入：4个，输出：1个。真值表：

A3A2\A1A0	00	01	11	10
00	0	0	1	1
01	0	1	0	1
11	0	1	0	0
10	0	0	1	0

(2) 表达式：
$$\begin{gathered} Z=A_2\overline{A_1}{A}_0+\overline{A_2}{A}_1{A}_0+\overline{A_3}{A}_1\overline{A_0} \\ =\overline{\overline{A_2\overline{A_1}{A}_0+\overline{A_2}{A}_1{A}_0+\overline{A_3}{A}_1\overline{A_0}}} \\ =\overline{\overline{A_2\overline{A_1}{A}_0}\cdot \overline{\overline{A_2}{A}_1{A}_0}\cdot \overline{\overline{A_3}{A}_1\overline{A_0}}} \\ =\overline{\overline{\overline{A_2{A}_1}{A}_2{A}_0}\cdot \overline{\overline{A_2{A}_1}{A}_1{A}_0}\cdot \overline{\overline{A_3{A}_1}\cdot \overline{A_1{A}_0}{A}_1}} \end{gathered}$$
(3) 电路图：略

3. (1) 输入：4个，输出：4个；真值表：

A3A2\A1A0	00	01	11	10
00	0011	0100	0110	0101
01	0111	1011	1101	1100
11	1110	1111	dddd	dddd
10	dddd	dddd	dddd	dddd

(2) 表达式：
$$\begin{gathered} Z_0=\overline{A_3}\cdot \overline{A_1}\cdot \overline{A_0}+\overline{A_3}\cdot \overline{A_2}\cdot \overline{A_0}+A_2{A}_0 \\ {Z}_1=\overline{A_1}\cdot \overline{A_0}+A_2\overline{A_1}+\overline{A_2}{A}_1{A}_0 \\ {Z}_2=\overline{A_2}{A}_0+\overline{A_3}{A}_1+A_3\overline{A_1}+A_2\overline{A_0} \end{gathered}$$