组合逻辑电路具有两个特点:
1、由逻辑门电路组成,不包含任何记忆元件;
2、信号时单向传输的,不存在任何反馈回路;
组合逻辑电路的分析
分析步骤
- 根据逻辑电路图写出输出逻辑表达式
- 化简输出逻辑表达式
- 列出输出函数真值表
- 功能评述
- 与原方案比较,提出改进方案,画出电路图
组合逻辑电路设计
设计步骤
- 建立给定问题的逻辑描述(真值表或者分析法)
- 求出逻辑函数的最简表达式
- 选择逻辑门并进行逻辑函数变换
- 画出逻辑电路图
设计中的几个实际问题
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包含无关条件的组合逻辑电路设计
由于输入变量之间存在相互制约或问题的某种特殊限定等,使得输入变量的某些取值组合根本不会出现,或者虽然可能出现,单对在这些输入取值组合下函数值时为1还是为0并不关心。无关最小项,简称无关项或任一项。另,包含无关条件的逻辑函数。 -
多输出函数的组合逻辑电路设计
函数化简时找出各输出函数的公用项,一遍再逻辑电路中实现对逻辑门的共享,从而使电路整体最简。 -
无反变量提供的组合逻辑电路设计
通常对逻辑表达式做适当变换,可以减少电路中非门的数量,更好得淮安电路结构。可采取用与非门替代非门。
组合逻辑电路的险象
- 通常,把不产生错误输出的竞争称为非临界竞争,而导致错误输出的竞争称为临界竞争。
- 判断一个电路是否有可能产生险象的方法有代数法和卡诺图法。
- 当逻辑表达式中存在原变量与反变量同时出现,在一定条件下可化简为 X + X ˉ X+\bar{X} X+Xˉ或者 X ⋅ X ˉ X\cdot \bar{X} X⋅Xˉ的形式时,则可能因竞争产生险象。
- 与-或表达式用卡诺图法:首先作出函数卡诺图,并画出和函数表达式中各项对应的卡诺圈;然后观察卡诺图,若发现连个卡诺图存在“相切”关系,即两个卡诺圈之间存在不呗同意看偶全包含的相邻最小项,则该电路会产生险象。
险象的消除
通过增加冗余项或者增加卡诺圈进行消除。
通过RC电路增惯性延迟。
利用脉冲,在时间上加以控制,避开险象。