数字逻辑第四章（组合逻辑电路）

一、组合逻辑电路分析

        分析方法步骤：

                   根据逻辑电路图写出输出函数表达式；

                   化简输出函数表达式；

                   列出输出函数真值表；

                   功能评述；（不一致电路，半加器……）

二、组合逻辑电路设计

      1. 设计方法概述：

                    建立给定问题的逻辑描述；

                    求出逻辑函数的最简表达式；

                    选择逻辑门类型并进行逻辑函数交换；

                    画出逻辑电路图。

      2.设计中几个实际问题的处理

              包含无关条件的组合逻辑电路设计：输入变量的某些取值组合根本不会出现，或者对这些输入组合的输出并不关心

                                                     与这些输入取值组合对应的最小项为无关最小项（无关项、任意项）

                              在这些取值组合下，输出函数值可随意指定为1或0；

              多输出函数的组合逻辑电路设计：使这类电路达到最简的关键在于函数化简时找到各输出函数的公用项，以便再逻辑电路中实现对逻辑门的共享，从而使电路达到最简；

              无反变量提供的组合逻辑电路设计： 采用适当方法处理，以便再无反变量提供的前提下，使逻辑电路最简单

三、组合逻辑电路的险象

       1.险象的产生：电路中竞争现象（多个信号到达某一点有时差引起的现象），使得输入信号的变化可能会引起输出信号出现非预期的错误输出，此为险象；

                               临界竞争/非临界竞争

          “0”型险象：错误输出信号为负脉冲 ；          “1”型险象：错误输出为正脉冲；

       2.险象的判断：

                 代数法：首先检查函数表达式中是否存在某个变量同时以原变量和反变量的形式出现，若有，则消去其他变量，即将这些变量的各种取值组合代入，仅保留该变量，在看是否会变成X + X 或 X X ，若会，则可能产生险象；

                 卡诺图法：首先做出卡诺图，并画出和函数表达式中各与项对应的卡诺圈，若两卡诺圈存在相切关系，则可能产生险象；

        3.险象的消除：

                 增加冗余项：或上多余的“与项”；与上多余的“或项”

                                     代数法、卡诺图法

                增加惯性延时环节：在组合电路的输出端连接一个惯性延时环节（通常采用R-C电路）

                                           t=RC>尖脉冲宽度，但不能太大

                 选通法：；利用选通脉冲的作用，从时间上加以控制，以避开险象脉冲；