模11计数器

这是一个使用Verilog编写的4位二进制计数器模块,它在时钟上升沿触发,并在复位信号为高时重置为0。当计数到1010时,计数器会回零并继续计数。提供的测试模块模拟了计数器的工作,通过不断翻转时钟并在不同时间点设置复位信号来验证其功能。
摘要由CSDN通过智能技术生成

代码:

module count(count,clk,rst);//?????11.
input clk,rst;
output [3:0] count;
reg [3:0] count;

always @(posedge clk)
if(rst) count<=4'b0;
 else
 if(count==4'b1010)
 count<=4'b0;
 else count<=count+1;
endmodule
 

测试:

module count_tb;
reg clk,rst;
wire [3:0]count;

count  U1(
.count(count),
.clk(clk),
.rst(rst));

always #10 clk=~clk;

initial
 begin 
 clk=1'b0;rst=1;
#20 rst=0;
#200 rst=1;
#200 $finish;
end
endmodule

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