FPGA——1位全加器的实现

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版权

一、输入原理图实现1位加法器

创建工程过程
启动 Quartus II 软件，选择File->New Project Wizard，在出现的界面下先Next，填写工程的路径和名称，然后接着Next，直到出现下面界面并进行相应操作。接着一路Next，直到Finish，完成工程的创建。
在这里插入图片描述
（一）半加器原理图输入
绘制过程实现
首先选择File->New，进入后选择Block Diagram/Schematic File
在这里插入图片描述
选择元件
在这里插入图片描述
添加输入输出，完成效果
在这里插入图片描述
保存文件，并编译
通过tool->Netlist Viewers->RTL Viewer,查看电路图
在这里插入图片描述
仿真实现
创建一个向量波形文件，选择菜单项 File

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天弱545
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一位加法器
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