Verilog设计：设计一个分频器，要求输出频率是输入频率的一半

行为级建模：

module fenping(clk,clk_half,reset);
input clk;
input reset;
output clk_half;
wire clk,reset;
reg clk_half;
always@(posedge clk)
        if(reset)
        clk_half<=1'b0;
        else
        clk_half<=~clk_half;
endmodule

仿真代码：

module Simfenpin_2;
   reg clk,reset;
   wire clk_half;
   fenping d_2(.clk(clk),.clk_half(clk_half),.reset(reset));
   always 
   #10 clk=~clk; 
   initial
   begin
    reset=1'b1;
    clk=1'b1;
    #12 reset=1'b0;
    end
endmodule

仿真波形图：