FPGA开发
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主要介绍硬件描述语言Verilog的语法,以及关于FPGA开放的一些概念等。
廊桥遗梦728
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FPGA开发:条件语句 × 循环语句
用来判断是否满足所给定的条件,根据判断的结果(真或假)决定执行给出的两种操作之一。if(表达式)语句;if(表达式)语句1;else语句2;if(表达式1) 语句1;else if(表达式2) 语句2;else if(表达式3) 语句3;……else if(表达式n) 语句n;else 语句m条件语句必须在过程块中使用,所谓过程块是指和语句所引导的执行语句集合。除了这两种块语句引导的begin end块中可以编写条件语句外,模块中其他地方都不能编写。表达式为0、x、z时均视为假。原创 2024-09-08 01:42:13 · 738 阅读 · 0 评论 -
FPGA开发:可编程逻辑器件概述
PLD指Programmable Logic Device,翻译为"可编程逻辑器件"。是20世纪70年代发展起来的一种新的集成电路,是一种半定制的集成电路。PLD具有逻辑功能实现灵活。集成度高、处理速度快的特点。PLD就像是一个可定制的积木盒,里面装满了各种各样的"电子积木"(逻辑门、触发器、寄存器等)。这些积木在盒子里原本没有固定的连接方式,但你可以根据自己的想法,像搭积木一样,将它们连接起来,创造出各种形状的玩具(即实现各种逻辑功能)。原创 2024-09-05 19:30:53 · 549 阅读 · 0 评论 -
FPGA开发:Verilog数字设计基础
IP核,全称知识产权核(Intellectual Property core),在集成电路设计领域中扮演着重要角色。通俗地解释,IP核就是那些已经设计好、验证过,并可以重复使用的电路功能模块或设计模块。它们就像是构建积木一样,可以被设计师们用来快速搭建出复杂的集成电路系统,从而大大缩短设计周期,提高设计效率。软IP固IP(Firm IP Core)和硬IP软IP软IP通常是用硬件描述语言(如VHDL或Verilog)编写的功能描述,它只定义了电路的行为和功能,而不涉及具体的电路实现细节。原创 2024-09-03 17:47:16 · 2675 阅读 · 0 评论 -
FPGA开发:模块 × 实例化
就相当于确定了这个芯片有哪些端口(引脚),而下面的。原创 2024-09-07 21:06:29 · 1673 阅读 · 0 评论 -
FPGA开发:初识FPGA × 开发环境
Quartus II是Altera公司(已被Intel收购)开发的综合性CPLD/FPGA开发软件,支持原理图、VHDL、Verilog HDL以及ADHL等多种设计输入形式,内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件配置的完整PLD设计流程。原创 2024-09-03 23:45:28 · 2094 阅读 · 0 评论 -
FPGA开发:Verilog基础语法
标识符(identifier)就是模块名、端口名、信号名等,可以类比为软件语言中各个变量、函数的名称(说白了就是取名字)。,它的值是由驱动它的元件所决定的,且一旦有变化就会立即变化(组合逻辑)。值得注意的是,reg型变量并不对应物理(现实)上的寄存器,而是。Verilog数字进制格式包括二进制('b)、八进制('o)、十进制('d)和十六进制('h)。变量是一种在程序运行过程中其值可以被改变的量,在Verilog HDL中变量的数据类型有很多种。的值是高阻态的,z的另一种表示方式为"?原创 2024-09-06 23:55:02 · 1025 阅读 · 0 评论