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RSS订阅原创 最优高铁城市修建方案算法：从最小生成树到智能规划
现实中，这个问题牵扯到几千亿的投资和几亿人的出行，数学家们早就把它抽象成了一个经典问题——在保证所有城市连通的前提下，让总修建成本最低。我们引入障碍栅格：地图划分成网格，每个格子有通过成本（平原=1，丘陵=3，高山=10，河流=5）。对于实际高铁规划，推荐组合方案：先用A*计算每对城市间的最低成本地形路径（作为边权），再用带优先级的Kruskal得到初步网络，最后用遗传算法微调部分连接。这已经是一个可行的高铁网络，但你会发现北京到广州的路径是“北京→成都→上海→广州”，转两次车，显然不合理。
2026-05-08 19:49:36
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原创 【Linux 指南】磁盘底层原理：从盘片上的磁性颗粒到LBA的逻辑革命
这个地址描述的物理位置是：让磁头臂定位到312号磁道（从最外圈往里数第312圈），同时激活4号磁头（也就是第二张盘片的下表面），等盘片旋转到第7个扇区经过磁头下方时，开始读写。当你按下电脑电源，Linux 内核开始加载，根文件系统从磁盘中被读出，你的 Bash 命令得以执行——这一切的起点，是一块会旋转的金属盘片。但有趣的是，即便在最先进的NVMe SSD上，Linux内核仍然保留了对CHS/LBA的兼容抽象——你可以通过/dev/nvme0n1设备文件以LBA为单位读写。扇区是磁盘最小的可寻址存储单元。
2026-05-07 07:43:21
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原创 从零开始掌握YOLO——实时目标检测的技术详解
你有没有想过，自动驾驶汽车是怎么在一瞬间识别出前面是行人还是电线杆的？安防摄像头又是怎样精准地圈出画面里的每一个人？在计算机视觉的众多任务中，目标检测可能是最贴近人类直觉的一项——我们不仅要让机器“看到”画面里有什么，还要让它精确地说出“在哪儿”。如果一个检测任务有两个核心需求：一是必须实时，二是检测范围不限，几乎所有从业者都会立刻想到同一个名字——YOLO（You Only Look Once）。这个名字听起来很像一句口头禅，但对目标检测领域来说，它是足以载入史册的颠覆性发明。一、核心思想：一眼看穿整个画
2026-05-02 21:23:39
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原创 FPGA学习笔记-1 FPGA原理与开发流程
FPGA的世界像一座巨大的数字乐高乐园，门电路是你的砖块，时钟是你的节拍器，布线是你手中的胶水。你可以在FPGA里实例化一个软核处理器，比如开源的RISC-V或Xilinx的MicroBlaze，然后用FPGA的布线资源连接处理器与你自己设计的硬件加速器。阈值从0线性增加到1023，占空比从0%到100%，然后因为threshold会继续增加到1023以上溢回0，导致LED从最亮跳变到熄灭，看起来像瞬间闪一下——改进方案是让阈值到达1023后递减，做成三角波。FPGA不是处理器，它没有指令集。
2026-05-02 21:20:14
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原创 基于PYNQ框架的FPGA加速应用设计
当我们用 HLS 设计卷积电路时，它生成的不是指令，而是物理逻辑。在这个电路中，图像的每个像素同时流经 3x3（或更大）的窗口，所有的乘法和加法操作在硬件层面并行执行，连数据加载都不是孤立的“读-算-写”三步走，而是用深度流水线让访存与计算同时发生。设想您写了一段 Python 图像处理代码，按下回车后，程序不是跑在 CPU 上，而是直接“飞”进了 FPGA 的硬件电路，以比 CPU 快几十倍的速度跑完——这不是科幻，这就是 PYNQ（Python Productivity for Zynq）。
2026-05-01 10:28:07
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原创 使用ZYNQ创建linux系统
抓住Linux的缰绳：手把手在ZYNQ上打造属于自己的嵌入式王国一、从“功能机”到“智能机”：为什么要给ZYNQ上Linux？如果你手头有一块ZYNQ开发板，大概率已经跑过“Hello World”的裸机程序了。但坦白说，那感觉就像花了几千块买了个高性能设备，却一直拿来当闹钟用——能用，但远远没发挥出它的真实潜力。ZYNQ的魅力在于它将ARM Cortex-A9双核处理器与FPGA可编程逻辑做到了深度交融。ARM核提供灵活的软件控制，FPGA逻辑则能加速算法密集型任务，两者通过AXI总线高效互联——这是教科
2026-05-01 10:24:41
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原创 YOLOV11|YOLO12改进系列指南
训练初期，所有的s_ij都处在开区间内，注意力算是稠密的。Ultralytics官方对这两个版本的态度挺有意思的：YOLOv11的主打是“增强的特征提取、优化的扩展性和强化的实时性能”，而YOLOv12则被定义为“社区驱动的实验版本”，官方明确建议“将YOLO11或YOLO26用于大多数生产工作负载”。SENet的本质是一种通道型的注意力机制，它不做额外卷积，只通过一组简单的Squeeze和Excitation操作去动态调整各个特征通道的权重，对那些重要的通道给个高系数的乘数，没用的通道权重往低压。
2026-04-29 19:13:29
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原创 ZYNQ通过AXI DMA实现PL发送连续大量数据到PS DDR
方案二是在PS端的MPU配置中，将DMA缓冲区所在的内存区域标记为“不缓存”（Device或Strongly Ordered类型），但这样CPU访问这些内存区的速度会大幅降低，需要根据实时性和数据正确性的需求做权衡。更妙的是，描述符链表可以做成一个环状队列，放在DDR里让DMA循环取走，从而实现持续不断的“流式”传输。用FPGA实现FFT硬件加速的系统中也是如此：PS向PL提交待处理的FFT数据，PL硬件加速计算后，DMA把结果写回DDR，全程CPU几乎只做配置调度，大量数据吞吐留给了硬件通道。
2026-04-29 19:09:06
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原创 手把手教你学Simulink——基于多能互补微电网系统的建模与优化场景实例：风柴储联合供电系统在孤岛模式下的功率分配建模
风来了电就来了，风走了电就走了——这三个时间尺度完全不在一个节奏上。通俗理解：多台逆变器并联时，若负载增大，各自按预设的“下垂斜率”自动分担有功和无功功率，无需主从通信——这保证了系统的“即插即用”特性。将上面MATLAB代码封装为一个MATLAB Function Block，输入总线信号包含母线电压参考值V_ref=800V、实际V_bus、电池电流I_bat、电池SOC以及系统功率需求P_req，输出两个MOSFET开关的占空比控制信号，再通过PWM Generator模块驱动MOSFET门极。
2026-04-23 21:35:57
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原创 自动化构建工具：make 与 Makefile
执行make时，make会递归展开一个完整的依赖链：它发现缺少myproc.o就去执行.o规则，又发现缺少.s再往下走，一直到最原始源文件myproc.c，最终一步步生成目标文件。更关键的是，make足够智能——允许构建系统拆分出独立测试的目标，让“改完代码按下make”的瞬间反馈，深入内化为每个开发者的肌肉记忆。上文讲到make能检测源文件的修改，但如果只依赖.c文件而忽略了被#include的头文件，结果往往是灾难性的——改了头文件，make却没有重新编译引用它的任何.c文件。
2026-04-23 21:26:13
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原创 OpenClaw 浏览器自动化实战
OpenClaw的架构由三部分组成：Gateway（大脑，处理指令并连接LLM）、Node Host（信号的“无线发射器”，把浏览器指令发到你本地的Chrome）、Chrome Extension（浏览器端执行者，接收指令并在页面中完成点击、输入等操作）。通过Extension Relay模式，你先在真实的浏览器中手动完成一次登录（记住勾选“记住我”），之后AI可以通过该浏览器配置文件无缝调用已登录后的操作权限，不需要把账号密码交给AI模型——这既保证了安全性，也避免了自动化登录触发反爬机制。
2026-04-23 21:23:39
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原创 YOLO项目部署：从Python脚本到Docker容器的企业级交付全流程
实测表明，在平均负载下，该策略能使A100上的YOLOv8s吞吐量从单请求模式的约90 QPS飙升至近600 QPS，GPU利用率稳定在85%以上。计算机视觉项目的依赖通常涉及复杂的库组合：opencv-python、torch、ultralytics，以及它们的底层依赖如numpy、pillow等。其次，同时提供Base64编码和文件上传两种接口，覆盖不同的使用场景：移动端App调用时通常走Base64编码（因为相册选择或拍照后直接得到二进制数据），而调试或开发时文件上传接口更友好。
2026-04-14 18:16:51
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原创 matlab实现了基于移动可变形组件（Moving Morphable Components，MMC）的拓扑优化算法
与传统的像素式优化方法不同，MMC方法不再将设计空间切分成无数个小像素格子，而是直接用一组几何组件来描述结构，这意味着优化结果天然就是光滑的、几何清晰的，可以直接与计算机辅助设计系统对接，省去了繁琐的后处理步骤。由于优化结果本身就是由一组几何组件构成的，并且每个组件的几何参数都可以作为优化变量直接控制，设计者可以在优化过程中施加各种几何约束，比如组件之间的最小间距、组件的曲率限制、或者制造工艺要求等。优化结束后，我们得到的是一个像素化的结构图，边缘参差不齐，需要经过复杂的平滑处理才能用于制造。
2026-04-14 13:57:32
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原创 企业级数据库行标识技术深度解析：OID与ROWID的双轨架构实战
OID作为元数据标识符，全部存在KES的系统表中，不同类型的对象存在不同的系统表里：数据库实例的OID存在pg_database系统表的oid列，表、索引、视图这些关系对象的OID存在pg_class系统表的oid列，数据类型的OID存在pg_type系统表的oid列，函数和存储过程的OID存在pg_proc系统表的oid列。FROM table表达式。它干的事儿很核心：确保每一行都有专属的“身份证”，支撑索引快速定位数据行，在MVCC机制中关联不同版本的数据行，还在主从复制和逻辑备份中精准匹配数据行。
2026-04-13 17:49:04
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原创 一天做出“鸿蒙+AI”游戏Demo
在attack方法中，先更新enemyHp再更新battleLog，看起来没问题，但在异步场景下（比如同时调用多个方法）可能会出现日志和血量不同步的情况。比如你用“强力打击”造成45点伤害击败了一个怪物，AI可能会生成：“你挥舞巨剑劈开怪物的护甲，45点伤害如雷霆贯穿其胸膛，怪物发出绝望的嘶吼后化为灰烬。解决方案是尽可能合并状态更新，或者使用@State的批量更新机制。这里有一个巧妙的设计：伤害数值单独用一个@State变量damage来存储，每次攻击时先显示刚造成的伤害数值，然后血量更新，数值就消失了。
2026-04-13 17:44:52
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原创 YOLO系列算法精讲：从YOLOv1至YOLOv8的进阶之路（3w字以上）
开篇：目标检测的“红海”中，YOLO凭什么杀出重围？2015年，当绝大多数目标检测算法还在走“先提候选框、再逐个分类”的老路时，一篇来自华盛顿大学的论文让整个学术界眼前一亮。论文标题很直白——“You Only Look Once: Unified, Real-Time Object Detection”。翻译成中文就是：只看一次，统一架构，实时目标检测。这个名叫YOLO的算法，核心思想极其叛逆：为什么检测物体要先花时间找候选框？为什么不能一张图直接给出所有答案？它把目标检测从“分段流水作业”变成了“端到端
2026-04-10 09:13:30
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原创 从零开始掌握YOLO——实时目标检测的技术详解
YOLOv11在v8的基础上进一步优化了骨干网络和Neck结构，用更少的参数量实现了更高的精度。换句话说，从输入到输出，只有一次前向传播，没有候选框生成环节，没有独立的分类器，全流程统一在同一个网络里完成。7×7的网格也限制了空间分辨率，容易漏检。最终的输出是一个S×S×(B×5+C)的张量，对于7×7网格、2个边界框、20个类别的情况，就是7×7×30。YOLOv11m和YOLOv12m在牙科根尖周病变检测中展现出86.2%的召回率和89.1%的精确率，展示了深度学习方法在临床辅助诊断中的潜力。
2026-04-10 09:08:32
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原创 从零开始掌握YOLO——实时目标检测的技术详解
把输入的整张图片分成S×S的网格，每个网格负责预测中心点落在这个区域的目标物体，同时输出这个网格内的边界框和类别概率。这套设计的巧妙之处在于，它把目标检测从一个复杂的组合问题，变成了一个统一的回归问题。YOLOv5的贡献则在工程和易用性层面——代码结构清晰，部署灵活，提供了从nano到x的多个版本，极大推动了YOLO在工业界的普及。YOLO系列用十年时间完成了目标检测领域最完整的进化图谱——从网格回归的开创性思想，到锚框机制的系统化应用，再到无锚框+解耦头的工程优化，每一代都在解决前一代的真实痛点。
2026-04-09 08:00:58
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原创 一文搞懂YOLO系列目标检测！从原理到YOLOv8实战全掌握
相比YOLOv3到v5使用的耦合头，解耦头的好处很明显：分类和回归两个任务对特征的需求不同，分开处理可以让每个分支专注自己的任务，从而提升整体精度。YOLOv8在Neck部分采用了PAN-FPN增强版（路径聚合网络），包含自顶向下和自底向上两条路径的双向特征融合，特征金字塔层级为P3（80×80）、P4（40×40）、P5（20×20）。YOLOv8的Backbone以C2f模块为核心，配合卷积层和池化层，提取图像不同尺度的特征，输出3个不同分辨率的特征图（80×80、40×40、20×20）。
2026-04-09 07:59:46
330
原创 ZYNQ连接电脑的各种方法
串口和网口是给“跑在上面的程序”用的，JTAG是给“让程序能跑起来的那套启动机制”用的。当你的ZYNQ板子连串口都没有输出（俗称“变砖”），JTAG是你最后的救命稻草——你可以直接烧写BootROM、检查电源轨、甚至绕过整个启动流程强行注入代码。
2026-04-08 09:15:02
504
原创 ZYNQ简介
你有没有想过，如果一台电脑可以随时改变自己的硬件电路，会是什么样子？想象一下这样的场景：你正在用电脑打游戏，觉得显卡渲染速度不够快。正常情况下，你的选择是攒钱买一块新显卡。但假如你的电脑是一块ZYNQ，你只需要敲几行代码，告诉它“你现在需要更多的逻辑单元来处理图形”，它瞬间就能把自己的一部分电路重构成一个专门的GPU加速器。打完游戏，你开始搞深度学习，它又能摇身一变，变成一个张量计算核。这不是科幻电影里的情节，这是—— 赛灵思（Xilinx，现属AMD）推出的—— 正在做的事情。
2026-04-08 09:11:24
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原创 Zynq PS端开发完全指南：Xilinx工具链实战与避坑手册
你买了一款Zynq开发板，兴奋地接上电源，然后……然后对着Vivado的界面发呆了三小时。我懂你。Zynq的PS（Processing System）端开发跟普通ARM开发完全是两码事。玩STM32时你只需要Keil、一个下载器、几行代码就能点灯。到了Zynq这里，你得先弄明白Vivado、Vitis、XSCT、FSBL、BOOT.bin这一大堆名词到底是什么关系，才能在ARM Cortex-A9上跑起第一个"Hello World"。别慌。
2026-04-07 19:41:08
164
原创 Zynq平台开发基础详解及C/C++实例
Zynq平台开发基础详解：当CPU爱上FPGA，一场嵌入式革命的正确打开方式如果你玩过传统FPGA，你一定经历过这样的痛苦：用Verilog写个UART驱动折腾三天，调试状态机到头秃，想做个复杂算法发现资源不够用还得精打细算逻辑单元。如果你玩过传统ARM，你也一定吐槽过：软件再怎么优化，处理高速数据流时CPU占用率还是100%，中断响应还是不够快。直到Zynq出现。
2026-04-07 19:38:53
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原创 第十六天～在Arxml中给Signal和Signal Group设置Update Bit更新位
数据不仅要正确，还要及时。没有更新位，你只能依靠超时机制或版本计数器来推断数据是否新鲜。有了更新位，每个信号都自带“时间戳”（虽然不是绝对时间，但相对更新事件）。在ARXML中配置更新位，不是简单的打勾，而是定义通信协议的数据有效性契约。发送端承诺：每次写入有效数据都会设置更新位；接收端承诺：消费数据后清除更新位。这个契约一旦在工具中配置完成，就会自动生成到代码里，不需要你手写任何位操作。下次当你设计一个包含多信号、多周期的IPDU时，问问自己：接收端能否准确知道哪个信号是刚刚产生的？
2026-04-05 21:18:02
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原创 simulink当“间歇性”遇上“波动性”——储能是新能源系统的“稳定器”
本文目标：手把手教你使用 Simulink + Simscape Electrical 搭建一套锂电池储能系统，实现基于 SOC（荷电状态）的三段式充电控制（恒流→恒压→浮充），基于功率指令的双向 DC/DC 变流器控制，充放电安全边界保护（电压、电流、SOC 限幅），并通过仿真验证系统在典型日光曲线下的充放电行为与电池健康状态。于是，锂电池储能系统（BESS）成为关键桥梁：它如同电力系统的“蓄水池”——在光伏富余时充电，在负荷高峰或夜间放电，实现能量的时间平移与功率平衡。锂电池特性与充放电管理逻辑。
2026-04-03 20:56:07
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原创 Ubuntu的“第一秒”与“最后一秒”：重塑开机与关机的微交互美学
虽然Plymouth项目试图用图形化的启动画面（Splash Screen）来掩盖这一过程的枯燥，但大多数默认的Plymouth主题仅仅是显示一个旋转的图标或Ubuntu的Logo，缺乏与用户的互动，更谈不上“微交互”的设计感。再想象一下，当你点击“关机”，系统没有立刻切断一切，而是像一位优雅的管家，轻柔地关闭每一扇“窗户”（应用程序），将散落的“文件”（数据）归位，最后向你微微鞠躬，灯光渐隐，屏幕温柔地熄灭。下一次，当你按下电源键，不妨闭上眼睛感受一下，那不仅仅是电流的接通，更是一个数字生命的苏醒。
2026-04-03 20:48:31
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原创 社区共识与视觉冲突：为 Ubuntu 设计一套“众口能调”的图标系统
Ubuntu的“橙色风暴”：一场由文件夹引发的视觉地震Ubuntu社区最近经历了一场不大不小的“视觉地震”，震源正是其文件管理器中那个看似平平无奇的文件夹图标。事情的起因是Ubuntu官方在26.04 LTS开发周期中，将沿用了多年的经典灰色文件夹，替换成了一款鲜艳的橙色图标。这本是一次寻常的设计迭代，却瞬间点燃了社区的讨论热情。而另一部分用户则表达了强烈的不满，有人直言新图标“看起来像是儿童绘图本里的涂鸦”，过于幼稚；
2026-04-03 20:45:01
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原创 手把手打造一台开源“函数发生器+SDR”：当ZYNQ遇上Python
这个项目的初衷只是为自己做一个廉价的测试仪器，但随着开发深入，我意识到ZYNQ平台释放了巨大的可能性。当硬件配置不再是障碍时，你可以把精力完全投入到算法创新上——快速原型一个雷达波形，测试新的调制方式，甚至搭建一个完整的软件无线电教学环境。如果你也想动手尝试，建议从ZedBoard或PYNQ-Z2开始，这些板卡价格亲民，社区资源丰富。项目仓库的wiki里提供了详细的硬件连接图和编译指南，从零开始大约一周就能跑通基本功能。欢迎在GitHub上提交Issue和PR，一起让这个开源仪器变得更强大。
2026-03-27 22:34:21
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原创 当SLAM遇上FPGA：打造一个会“硬件加速”的激光雷达SLAM系统
点云数据的运动畸变校正特征点提取与匹配、以及ICP迭代最近点配准。在传统方案中，我们通常用ARM核完成所有计算。但点云配准中的最近邻搜索（KD-Tree）需要大量分支判断，CPU处理起来效率很低；而ICP中的矩阵分解（SVD）虽然计算量大，但非常适合并行化。ZYNQ的特殊之处在于它把ARM（PS端）和FPGA（PL端）集成在同一颗芯片上。ARM擅长跑操作系统、处理复杂逻辑和调度，FPGA擅长做高吞吐量的并行计算。两者之间通过AXI总线高速互联，数据交换延迟只有几十个时钟周期。
2026-03-27 22:31:45
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原创 软硬协同声学相机：用ZYNQ让水下世界“开口说话”
通过给每个通道加上不同的延时，让来自目标方向的信号对齐，然后相加，其他方向的信号就会被削弱。两者结合，既能保持FPGA的高效率，又能享受ARM的灵活性。这个项目的本质，是把“计算密集”的任务下沉到FPGA，把“控制密集”的任务留在ARM。分开处理，各得其所。这段代码虽然简单，但包含了软硬协同的精髓：ARM通过DMA被动接收数据，不参与实时处理，从而把宝贵的CPU资源留给图像渲染和网络通信。这篇文章要分享的，就是如何用ZYNQ搭建一个低成本的声学相机原型，让它不仅能“听”，还能“看”——实时生成水下图像。
2026-03-26 19:33:33
155
原创 基于LLM自然语言处理的智能函数发生器：用对话生成任意波形
基础波形"sin(2*pi*1000*t)" # 1kHz正弦波"square(2*pi*500*t)" # 500Hz方波"sawtooth(2*pi*2000*t)" # 2kHz锯齿波# 调制与叠加"sin(2*pi*1000*t) * (1 + 0.5*sin(2*pi*10*t))" # AM调制"sin(2*pi*1000*t) + 0.3*sin(2*pi*3000*t)" # 谐波叠加# 分段与条件。
2026-03-26 19:17:20
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原创 星载AI实战：在ZYNQ上部署轻量化SAR海冰分割网络
算法-硬件协同设计：不是简单地将现成网络移植到FPGA，而是从设计之初就考虑硬件约束，实现2倍能效提升SAR感知的轻量化架构：针对双极化SAR图像的特点设计输入处理和通道注意力，在75% F1分数下仅用250K参数完整的开源工具链：从PyTorch训练到Vitis AI量化，再到HLS加速核，形成端到端部署方案。
2026-03-24 09:13:57
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原创 第十五天～【ARXML专题】-18-在Arxml中创建一个Signal Group
在创建Signal Group之前，需要先定义组内的每个信号。这里以车辆控制系统为例，假设我们要将车速、发动机转速、油门踏板位置三个信号编为一个Group，用于同步传输。定义I-Signal（或Signal）-- 定义车速信号 --> < ISIGNAL > < SHORT-NAME > VehicleSpeed </ SHORT-NAME > < LENGTH > 16 </ LENGTH > <!
2026-03-22 11:45:33
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原创 第十五天～【ARXML专题】-在Arxml中定义一对XCP-PDU用于测量标定
在汽车电子开发中，测量和标定是ECU开发过程中不可或缺的环节。想象一下：你正在调试一台电机控制器，需要实时观测电流波形，同时在线调整PID参数——这个场景里，测量（Measurement）让你“看到”数据，标定（Calibration）让你“修改”参数。而XCP（Universal Measurement and Calibration Protocol）正是连接上位机（如CANape、INCA）和ECU的“桥梁”。在AUTOSAR架构中，XCP-PDU（Protocol Data Unit）则是XCP协议
2026-03-22 11:40:03
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原创 手把手教你学Simulink——基于电机驱动系统的场景实例：永磁同步电机(PMSM)在电动汽车中的矢量控制仿真
永磁同步电机（PMSM）已经成为电动汽车驱动系统的主流选择。它用永磁体取代电励磁，消除了励磁损耗，效率高达95%以上；同时具备功率密度高、体积小、动态响应快等优势，是特斯拉、比亚迪等主流电动车的“心脏”。但PMSM的控制并不简单——它是一个多变量、强耦合的非线性系统。如果用“蛮力”直接控制三相电流，你会发现转矩和磁通互相影响，顾此失彼。矢量控制（Vector Control）正是为解决这个问题而生：它通过坐标变换，将交流电机“伪装”成直流电机，实现转矩和磁通的独立控制。
2026-03-22 11:34:27
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原创 PyTorch张量API核心全解：夯实深度学习根基，一篇吃透核心操作
在数学上，张量是向量和矩阵的推广。在编程中，我们可以简单地把张量理解为一个具有数据类型、形状（shape）和设备（device）的多维数组。标量（0维）：单个数值，如向量（1维）：一列数，如[1, 2, 3]矩阵（2维）：表格，如高维张量（3维及以上）：例如一批彩色图片的形状为。
2026-03-22 11:21:51
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原创 手把手教你“养龙虾”：OpenClaw从零部署到高阶应用全攻略
最近，如果你关注科技圈或创业圈，一定听说过“养龙虾”这个词。此龙虾非彼龙虾，它指的是一个开源的AI智能体框架——OpenClaw（曾用名Clawdbot）。因为它的图标酷似一只红色的龙虾，所以网友形象地把安装部署这款软件的过程称为“养龙虾”。那么，OpenClaw到底有什么特别之处？简单来说，传统的AI（比如你用的ChatGPT）是一个“动口不动手”的顾问，它会给你建议，但具体操作还得你自己来。
2026-03-22 11:17:50
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原创 MemEvolve·记忆与学习融合系统：给OpenClaw装上会“进化”的大脑，让AI在每一次对话中变得更懂你
大家好，我是芯作者，给大家分享下给OpenClaw装上会“进化”的大脑当AI记住你所有的偏好，却永远学不会从错误中成长——这不是记忆，这是“死记硬背”。真正的智能，是在记住的同时，还能从每一次纠正中进化。
2026-03-17 09:00:03
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7人表决电路设计verilog及报告
2022-12-12
乒乓球游戏电路设计 VHDL eda技术 课程设计 ，使用quartusII 、vivado、ISE等EDA工具均可
2022-12-08
基于FPGA的序列检测器
2022-10-05
基于FPGA的误码检测，课程设计
2022-10-01
基于FPGA的数字秒表设计
2022-10-01
verilog实现基于FPGA的通信信号源设计
2022-10-01
基于FPGA的实现一款简易电子密码锁
2022-09-27
基于FPGA的交通信号灯设计
2022-09-13
基于FPGA的飞机的小游戏
2022-09-06
基于FPGA的电压表与串口通信，本系统包括AD采集和串口通信两个部分
2022-08-30
VHDL设计实现I2C总线，完整工程及全套流程介绍
2022-08-28
sha3算法verilog设计及modelsim仿真
2022-08-21
基于FPGA的fir滤波器设计verilog实现，可以直接拿来做设计使用。
2022-08-05
基于FPGA的DDS任意波形输出
2022-07-28
yolov5在FPGA实现的verilog代码，包括神经网络的verilog实现代码及仿真代码
2025-08-09
JEPG Encoder IP verilog设计及实现
2023-10-07
基于FPGA的拔河游戏设计
2023-10-06
基于FPGA点阵显示屏设计
2023-09-16
verilog设计实现8b-10b编码器包括3b4b,5b6b 及modelsim仿真
2023-04-22
verilog实现并行CRC校验及仿真
2023-04-22
使用verilog设计实现QR分解
2023-02-07
同步FIFO设计verilog设计及仿真
2023-01-31
verilog实现计算器设计
2023-01-24
数字心电图仪综合系统设计与实现verilog
2022-12-14
Nexys4DDR+OV7670实现sobel算子边缘检测系统
2022-12-13
Nexys4 DDR + OV7670 摄像头实时监控系统
2022-12-13
基于FPGA多通道数据采集系统verilog设计
2022-12-12
Network-UART VHDL设计及仿真实现
2022-12-12
基于FPGA的ADC数据采集蓝牙传输系统设计，及报告
2022-12-12
verilog实现电子投票箱设计
2022-12-12
基于VHDL超声波测距实验
2022-12-12
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