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D1:verilog语法
verilog语法
芯作者
毕业于国内某985高校硕士,平时做了很多设计,在这里分享下技术,可以共同交流一起进步!
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vivado不识别HLS生成的IP解决方法
根本原因是在于vivado和HLS是否选择一样的器件型号,保证HLS选择的型号和vivado一致,即可在vivado中调用,没注意这会导致在vivado中找不到IP!原创 2022-04-05 17:54:51 · 767 阅读 · 0 评论 -
LL-verilog-HDLBitSim/circuit10解答和过程详解
根据如下波形图对其进行verilog描述解答:a b state q 'state time0 0 0 0 0 20/30/40/1500 0 1 1 0 80/1400 1 0 1 0 500 1 1 0 1原创 2021-08-13 16:52:22 · 161 阅读 · 0 评论 -
LL-verilog 1000HZ分频为1HZ使用三个十位计数器合成
使用三个十进制实现千进制计数并分频module top_module (input clk,input reset,output OneHertz,output [2:0] c_enable); //wire [9:0] q1,q2,q3;//三个十位计数器bcdcount counter0 (clk, reset, c_enable[0],q1);bcdcount counter1 (clk, reset, c_enable[1],q2);bcdcount counter2 (clk原创 2021-08-10 09:27:17 · 776 阅读 · 0 评论 -
LL-verilog卡诺图sop和pos
卡诺图中sop和possop是最小项对卡诺图中的1和D画最大圈(2,4,8…)得到 (ab)(cd)pos为最大项对卡诺图中的0和D画最大圈同上,对取得的结果取反得到(a+b)(c+d)原创 2021-08-08 18:38:56 · 1298 阅读 · 0 评论 -
LL-verilog语法多位宽全加器
两个多位宽数进行全加:a[99:0] 与 b[99:0]的全加,包括input a,b,cin,output cout,sum全加器assign {cout,sum} = a+b+cin;verilog代码:module top_module (input [99:0] a,input [99:0] b,input cin,output cout,output [99:0] sum);// The concatenation {cout, sum} is a 101-bit v原创 2021-08-07 19:00:29 · 381 阅读 · 0 评论 -
LL-verilog索引向量+-号用法
reg1 [a +:b]表示以“a”开头,增量索引直到“b”单元格。reg1 [a-:b]表示以“a”开头,递减指数直到“b”为止。reg1 [0+:8]相当于reg1 [0:7]reg1 [7-:8]相当于reg1 [7:0]原创 2021-08-07 17:12:23 · 1458 阅读 · 0 评论 -
LL-verilog语法-generate语句
使用verilog例化多个模块时,要用generate结合for语句使用模板:generategenvar ifor(i=0;i<N;i=i+1)begin: name1语句;endendgenerate原创 2021-07-30 15:17:09 · 172 阅读 · 0 评论