verilog7人表决电路设计

内容及要求
完成7人表决电路设计，LED灯表示通过、否决。
（1）开关表示赞成与否，1~8编号（1赞成）；
（2）LED显示表决的结果；
（3）数码管显示否决的人数；
（5）工作时钟板上为准；
（6）完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、下载验证等。

七人表决器电路是一简单的输入信号检测与处理，显示表决结果信号的电路。本文详细介绍了依据功能要求进行表决器电路方案设计的过程，并在此基础上将整体电路划分为数码管选择模块，赞成与反对人数统计模块，结果显示模块等主要功能模块。实现中采用Verilog HDL描述，ModelSim进行功能仿真，QuartusII进行逻辑综合和适配下载，最后在Altera公司的Clone芯片上实现并完成测试。在此过程中，完整地建立了测试平台，完成了功能和时序仿真，从而保证了设计的功能与时序的正确性。

课设报告及代码截图：

设计代码：
模块一：数码管选择模块
`timescale 1ns/1ns
module xuanze (clk,rstn,sel);
input clk,rstn;
output [2:0] sel;
wire clk,rstn;
reg [2:0] sel;
reg douta;

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