BMP280之IIC读部分的 verilog代码

最新推荐文章于 2024-06-16 14:46:06 发布
最新推荐文章于 2024-06-16 14:46:06 发布
阅读量400 收藏
点赞数
分类专栏： FPGA
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/quanqiuying33/article/details/111661335
版权

读可以为1-3个读突发:

module bmp280_rd(
	input	wire		sclk,//system clock 100MHz
	input	wire		rst,//system reset,active high
	input	wire		start,//starting  signal for  sending datas
	input	wire[7:0]	regaddr,//register address
	input	wire[2:0]	burst_len,
	output	reg [23:0]	rece_data,
	output	reg 		read_ok,
	output	reg 		read_fail, 
	output	reg 		rd_scl,//400kHz clock for slave device
	output	wire 		rd_sdo,//define slave device address bit[0]=111011_bit[0]
	inout 	wire		rd_sda //iic data port for input and output
);

	
	parameter	SCLKCNT_MAX=250-1;//100_000_000/400_000=250 for 400kHz scl

	parameter	IDLE =5'b00001;
	parameter	START=5'b00010;
	parameter	SEND =5'b00100;
	parameter	RECE =5'b01000;
	parameter	STOP =5'b10000;

	reg [4:0]	state;
	reg [7:0]	sclk_cnt;
	reg [6:0]	slave_addr;
	reg 		sda_r;
	reg 		oe;
	reg [3:0]	bit_cnt;
	reg [3:0]	byte_cnt;
	reg [23:0]	data_temp;
	reg 		wr_rd_flag;
	reg [2:0]	bl;
	

	always @(posedge sclk) begin
		if (rst==1'b1) begin
			bl<='d0;
		end
		else if (start==1'b1) begin
			bl<=burst_len;
		end
	end

	always @(posedge sclk) begin
		if (rst==1'b1) begin
			data_temp<='d0;
		end
		else if (start==1'b1) begin
			data_temp<={slave_addr,1'b0,regaddr,slave_addr,1'b1};
		end
		else if(state==SEND && byte_cnt<'d2 && bit_cnt!='d8&& sclk_cnt=='d0)begin
			data_temp<=data_temp<<1;
		end
		else if(state==RECE && byte_cnt=='d0 && bit_cnt!='d8 && sclk_cnt=='d0)begin
			data_temp<=data_temp<<1;
		end
		
	end

	always @(posedge sclk) begin
		if (rst==1'b1) begin
			oe<=1'b1;
		end
		else if (state==SEND) begin
			if(byte_cnt<'d2 && bit_cnt=='d7 && sclk_cnt==SCLKCNT_MAX)begin
				oe<=1'b0;
			end
			else  if(bit_cnt=='d8 && sclk_cnt==SCLKCNT_MAX)begin
	    		oe<=1'b1;
	    	end
				
		end
	    else if(state==RECE)begin
	    	if(byte_cnt=='d0)begin
	    		if(bit_cnt=='d7 && sclk_cnt==SCLKCNT_MAX)begin
	    			oe<=1'b0;
	    		end
	    	end
	        else begin
	        	if(bit_cnt=='d7 && sclk_cnt==SCLKCNT_MAX)begin
	        		oe<=1'b1;
	        	end
	        	else if(bit_cnt=='d8 && sclk_cnt==SCLKCNT_MAX)begin
	        		oe<=1'b0;
	        	end
	    	end
	    end
	    else begin
	    	oe<=1'b1;
	    end
	    
	end

	assign rd_sda = (oe==1'b1)?sda_r:1'bz;

	assign rd_sdo = 1'b0;//slave device address 1110_110

	always @(posedge sclk) begin
		if (rst==1'b1) begin
			slave_addr<='d0;
		end
		else if (rd_sdo==1'b1) begin
			slave_addr<=7'b1110_111;
		end
	    else begin
	        slave_addr<=7'b1110_110;
	    end
	end

	//sclk_cnt
	always @(posedge sclk) begin
		if (rst==1'b1) begin
			sclk_cnt<='d0;
		end
		else if ((state==IDLE) || (sclk_cnt==SCLKCNT_MAX)) begin
			sclk_cnt<='d0;
		end
	    else begin
	        sclk_cnt<=sclk_cnt+1'b1;
	    end
	end

	//bit_cnt
	always @(posedge sclk) begin
		if (rst==1'b1) begin
			bit_cnt<='d0;
		end
		else if(state==START || read_fail==1'b1 || read_ok==1'b1) begin
			bit_cnt<='d0;
		end
		else if (state==SEND && sclk_cnt==SCLKCNT_MAX) begin
			if(bit_cnt=='d8)begin
				bit_cnt<='d0;
			end
			else begin
				bit_cnt<=bit_cnt+1'b1;
			end
		end
		else if(state==RECE && sclk_cnt==SCLKCNT_MAX)begin
			if(bit_cnt=='d8)begin
				bit_cnt<='d0;
			end
			else begin
				bit_cnt<=bit_cnt+1'b1;
			end
		end
	end

	//byte_cnt
	always @(posedge sclk) begin
		if (rst==1'b1) begin
			byte_cnt<='d0;
		end
		else if (state==SEND) begin
			if(byte_cnt=='d1 && bit_cnt=='d8 && sclk_cnt==SCLKCNT_MAX)
				byte_cnt<='d0;
			else if(byte_cnt!='d1 && bit_cnt=='d8 && sclk_cnt==SCLKCNT_MAX)begin
				 byte_cnt<=byte_cnt+1'b1;
			end
		end
		else if(state==RECE) begin
			if(byte_cnt==bl && bit_cnt=='d8 && sclk_cnt==SCLKCNT_MAX)
				byte_cnt<='d0;
			else if(byte_cnt!=bl && bit_cnt=='d8 && sclk_cnt==SCLKCNT_MAX)begin
				 byte_cnt<=byte_cnt+1'b1;
			end
		end
	    else begin
	    	byte_cnt<='d0;
	    end
	end

	//wr_rd_flag
	always @(posedge sclk) begin
		if (rst==1'b1) begin
			wr_rd_flag<=1'b0;
		end
		else  begin
			case(state)
				IDLE:begin
					wr_rd_flag<=1'b0;
				end
				SEND:begin
					if(byte_cnt=='d1 && bit_cnt=='d8 && sclk_cnt==SCLKCNT_MAX)begin
						wr_rd_flag<=1'b1;
					end
				end
			endcase
		end
	end
	
	//state
	always @(posedge sclk) begin
		if (rst==1'b1) begin
			state<=IDLE;
		end
		else  begin
			case(state)
				IDLE:begin
					if(start==1'b1)begin
						state<=START;
					end
				end
				START:begin
					if(wr_rd_flag==1'b0 && sclk_cnt==SCLKCNT_MAX)begin
						state<=SEND;
					end
					else if(wr_rd_flag==1'b1 && sclk_cnt==SCLKCNT_MAX)begin
						state<=RECE;
					end
				end
				SEND:begin
					if(bit_cnt=='d8 && sclk_cnt==((SCLKCNT_MAX>>1)+(SCLKCNT_MAX>>2)) && rd_sda==1'b1)begin
						state<=IDLE;
					end
					else if(byte_cnt=='d1 && bit_cnt=='d8 && sclk_cnt==SCLKCNT_MAX)begin
						state<=START;
					end
				end
				RECE:begin
					if(byte_cnt=='d0 && bit_cnt=='d8 && sclk_cnt==((SCLKCNT_MAX>>1)+(SCLKCNT_MAX>>2)) && rd_sda==1'b1)begin
						state<=IDLE;
					end
					else if(byte_cnt==bl && bit_cnt=='d8 && sclk_cnt==SCLKCNT_MAX)begin
						state<=STOP;
					end
				end
				STOP:begin
					if(sclk_cnt==SCLKCNT_MAX)begin
						state<=IDLE;
					end
				end
				default:state<=IDLE;
			endcase
		end
	end

	//sda_r
	always @(posedge sclk) begin
		if (rst==1'b1) begin
			sda_r<=1'b1;
		end
		else begin
			case(state)
				START:begin
					if(sclk_cnt>(SCLKCNT_MAX>>1))begin
						sda_r<=1'b0;
					end
					else begin
						sda_r<=1'b1;
					end
				end
				SEND:begin
					if(bit_cnt!='d8 && sclk_cnt=='d0)begin
						sda_r<=data_temp[23];
					end
				end
				RECE:begin
					if(byte_cnt=='d0 && bit_cnt!='d8 && sclk_cnt=='d0)begin
						sda_r<=data_temp[23];
					end
					else if(byte_cnt<bl && bit_cnt=='d8 && sclk_cnt=='d0) begin
						sda_r<=1'b0;
					end
					else if(byte_cnt==bl && bit_cnt=='d8 && sclk_cnt=='d0)begin
						sda_r<=1'b1;
					end
				end
				STOP:begin
					if(sclk_cnt>((SCLKCNT_MAX>>1)+(SCLKCNT_MAX>>2)))begin
						sda_r<=1'b1;
					end
					else begin
						sda_r<=1'b0;
					end
				end
				default:sda_r<=1'b1;
			endcase
		end
	end

	//rd_scl
	always @(posedge sclk) begin
		if (rst==1'b1) begin
			rd_scl<=1'b1;
		end
		else begin
			case(state)
				START:begin
					if(sclk_cnt==SCLKCNT_MAX)begin
						rd_scl<=1'b0;
					end
					else begin
						rd_scl<=1'b1;
					end
				end
				SEND:begin
					if(sclk_cnt==SCLKCNT_MAX)begin
						rd_scl<=1'b0;
					end
					else if(sclk_cnt==(SCLKCNT_MAX>>1))begin
						rd_scl<=1'b1;
					end
				end
				RECE:begin
					if(sclk_cnt==SCLKCNT_MAX)begin
						rd_scl<=1'b0;
					end
					else if(sclk_cnt==(SCLKCNT_MAX>>1))begin
						rd_scl<=1'b1;
					end
				end
				STOP:begin
					if(sclk_cnt=='d0)begin
						rd_scl<=1'b0;
					end
					else if(sclk_cnt==(SCLKCNT_MAX>>1))begin
						rd_scl<=1'b1;
					end
				end
				default:rd_scl<=1'b1;
			endcase
		end
	end
	//read_fail
	always @(posedge sclk) begin
		if (rst==1'b1) begin
			read_fail<=1'b0;
		end
		else if (state==SEND && bit_cnt=='d8 && sclk_cnt==((SCLKCNT_MAX>>1)+(SCLKCNT_MAX>>2)) && rd_sda==1'b1) begin
			read_fail<=1'b1;
		end
		else if (state==RECE && byte_cnt=='d0 && bit_cnt=='d8 && sclk_cnt==((SCLKCNT_MAX>>1)+(SCLKCNT_MAX>>2)) && rd_sda==1'b1) begin
			read_fail<=1'b1;
		end
	    else begin
	        read_fail<=1'b0;
	    end
	end

	//read_ok
	always @(posedge sclk) begin
		if (rst==1'b1) begin
			read_ok<=1'b0;
		end
		else if (state==STOP && sclk_cnt==SCLKCNT_MAX) begin
			read_ok<=1'b1;
		end
	    else begin
	        read_ok<=1'b0;
	    end
	end

	//rece_data
	always @(posedge sclk) begin
		if (rst==1'b1) begin
			rece_data<='d0;
		end
		else if (start==1'b1) begin
			rece_data<='d0;
		end
	    else if(state==RECE && byte_cnt!='d0 && bit_cnt!='d8 &&(sclk_cnt==((SCLKCNT_MAX>>1)+(SCLKCNT_MAX>>2))))begin
	       	rece_data<={rece_data[22:0],rd_sda};
	    end
	end

endmodule

仿真代码:


`timescale 1ns/1ns

module tb_bmp280_rd (); /* this is automatically generated */

	parameter	IDLE =5'b00001;
	parameter	START=5'b00010;
	parameter	SEND =5'b00100;
	parameter	RECE =5'b01000;
	parameter	STOP =5'b10000;

	// clock
	reg 		clk;
	reg        	rst;
	reg        	start;
	reg  [7:0] 	regaddr;
	reg  [2:0] 	burst_len;
	wire [23:0] rece_data;
	wire        read_ok;
	wire        read_fail;
	wire        rd_scl;
	wire        rd_sdo;
	wand        rd_sda;

	reg 		rd_sda_r;

	initial begin
		clk = 0;
		forever #(5) clk = ~clk;
	end

	// synchronous reset
	initial begin
		start=0;
		regaddr=0;
		burst_len=0;
		rst = 1;
		repeat(100)@(posedge clk)
		rst = 0;
		repeat(100)@(posedge clk);
		rece_dat(8'hf7,3);
		rece_dat(8'hf7,2);
		rece_dat(8'hf7,1);
		$stop;
	end

	bmp280_rd inst_bmp280_rd (
			.sclk      (clk),
			.rst       (rst),
			.start     (start),
			.regaddr   (regaddr),
			.burst_len (burst_len),
			.rece_data (rece_data),
			.read_ok   (read_ok),
			.read_fail (read_fail),
			.rd_scl    (rd_scl),
			.rd_sdo    (rd_sdo),
			.rd_sda    (rd_sda)
		);

	task rece_dat;
		input  [7:0] 	regaddr_r;
		input  [2:0] 	burst_len_r;
		begin
			start=0;
			regaddr=regaddr_r;
			burst_len=burst_len_r;
			@(negedge clk) start=1;
			@(negedge clk) start=0;
			@(posedge read_ok or posedge read_fail);
			#1000;
		end
	endtask

	always @(posedge clk) begin
		if (rst==1'b1) begin
			rd_sda_r<=1'b1;
		end
		else if (inst_bmp280_rd.state==SEND && inst_bmp280_rd.bit_cnt==8) begin
			rd_sda_r<=1'b0;
		end
		// else if (inst_bmp280_rd.state==SEND && inst_bmp280_rd.byte_cnt==1 && inst_bmp280_rd.bit_cnt==8) begin
		// 	rd_sda_r<=1'b1;
		// end
		else if(inst_bmp280_rd.state==RECE && inst_bmp280_rd.byte_cnt==0 && inst_bmp280_rd.bit_cnt==8)begin
			rd_sda_r<=1'b0;
		end
		else begin
			rd_sda_r<=1'b1;
		end
	end

	assign rd_sda = rd_sda_r;

endmodule

仿真波形:
在这里插入图片描述

FPGA开发者
关注
  • 0
    点赞
  • 踩
  • 0
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
bmp280的读取C语言
07-12
气压计bmp280的读取。通过iic协议，本人使用的芯片是stc15w48s4系列芯片，下载频率为22.1184MHz。详细请看文件中readme.txt。
BMP280代码+说明+英文手册.zip
09-27
BMP280代码：运行环境：keil 可直接使用读取压力、温度、高度； BMP280说明：硬件原理图及其他资源 英文手册：BMP280英文手册
BMP280之IIC写部分的 verilog代码
quanqiuying33的博客
12-25 328
下面为写部分代码 module bmp280_wr( input wire sclk,//system clock 100MHz input wire rst,//system reset,active high input wire start,//starting signal for sending datas input wire[7:0] regaddr,//register address input wire[7:0] data,//data to be send out
bmp280驱动——基于HAL库硬件I2C
最新发布
weixin_44735205的博客
06-16 873
STM32用HAL库I2C驱动与bmp280通信的踩坑经历
高精度气压传感器BMP280代码与解析
weixin_50622833的博客
06-01 7238
BMP280前身是BMP180，具有高精度、线性和长期稳定性的特点。本文将对传感器的使用进行解析，提供了STM32的示例代码，可进行移植，过程简单。
BMP280 verilog 代码
09-25
BMP280气压传感器 verilog驱动代码 SPI通信 BMP280控制很复杂 调试很久 终于成功 特地分享出来 请放心使用！
BMP280海拔气压传感器STM32代码，支持二次开发
07-02
【标题】"BMP280海拔气压传感器STM32代码，支持二次开发" 提供了一套基于STM32微控制器的BMP280传感器应用方案，它主要用于环境气压和高度测量，同时也为用户提供了进一步定制和扩展功能的基础。 BMP280传感器是...
iic.rar_iic verilog_iic verilog代码_iic从机代码_iic的verilog代码_verilog
09-19
《IIC Verilog实现详解——基于ISE的I2C从机设计》 在数字系统设计领域，Verilog语言被广泛用于描述硬件逻辑，而I2C（Inter-Integrated Circuit）是一种广泛应用的串行通信接口，尤其在嵌入式系统中扮演着重要角色...
BMP280_IIC_ok.zip_bmp280 i2c_bmp280 iic_bmp280IIC地址_bmp280程序_i2c
07-13
BMP280的i2c通信程序，经过调试可用
iic.rar_IIC scl sda_IIC.总线代码_iic代码Verilog_iic源码_verilog IIC
09-21
在"iic.rar"这个压缩包中，包含了一个名为"iic.v"的Verilog源代码文件，这表明它是用Verilog硬件描述语言实现的IIC总线控制器设计。Verilog是一种被广泛使用的语言，用于描述数字逻辑系统，包括FPGA和ASIC设计。这个...
STM32F103单片机模拟IIC方式驱动了BMP280传感器获得正确的温度、气压以及海拔高度软件程序源码.zip
05-18
STM32F103单片机模拟IIC方式驱动了BMP280传感器获得正确的温度、气压以及海拔高度软件程序源码 注：BMP280模块的CSB接3.3V，SDO接地。 main(void) { float bmp280_temp; float bmp280_press; float high; u16 p...
bmp280样例代码.rar
06-10
经本人亲测，可以使用 使用IIC来读取BMP280模块的温度和大气压
bmp280驱动(iic接口)
05-25
bmp280 iic驱动
STM32F103系列采用模拟IIC方式驱动了BMP280，并获得正确的温度、气压以及海拔高度
07-26
STM32F103系列采用模拟IIC方式驱动了BMP280，并获得正确的温度、气压以及海拔高度，注意，BMP280模块的CSB接3.3V，SDO接地
BMP280 STM32 51 MSP430 BME280
04-24
BMP280 STM32 51 MSP430 BME280
大气压强传感器BMP280单片机程序
03-22
大气压强传感器BMP280单片机程序，主控为C51单片机，包括I2C协议和串口协议，I2C与传感器通信，串口与上位机通信，串口波特率为9600，通信引脚为RXD：3.0，TXD：3.1，I2C通信引脚SCL：1.5，SDA：1.4
BMP280.zip
07-16
基于stm32f103,HAL库，正点原子封装库，编写的BME280，测试代码。由本人移植，对参考BME280驱动具有很好借鉴作用。测试正常
PX4模块设计之四十二：ATXXXX模块
lida2003的专栏
09-23 726
Commands:startstop注1：print_usage函数是具体对应实现。OSDatxxxx //类继承关系注2：ATXXXX模块继承了OSDatxxxx类的所有方法，其主体实现详见OSDatxxxx类。注：该模块采用了纯C语言代码实现，在main函数中直接执行命令，无需ModuleBase的custom_command重载实现。输入输出: 修改OSD显示内容。
IIC Verilog 代码
02-02
iic Verilog程序 此程序经过验证 但实际时序要求应根据芯片手册要求
iic通信协议verilog代码
07-29
以下是一个简单的Verilog代码示例，用于实现I2C通信协议： ```verilog module I2C ( input wire clk, input wire reset, input wire sda_in, input wire scl_in, output wire sda_out ); // 状态定义 reg [2:0] state; parameter IDLE = 3'b000; parameter START = 3'b001; parameter ADDRESS = 3'b010; parameter DATA = 3'b011; parameter STOP = 3'b100; // 数据寄存器 reg [7:0] data_reg; // 计数器 reg [3:0] count; // 状态机 always @(posedge clk, posedge reset) begin if (reset) begin state <= IDLE; count <= 0; end else begin case (state) IDLE: if (sda_in == 1 && scl_in == 1) state <= START; START: if (scl_in == 0) state <= ADDRESS; ADDRESS: if (count < 8) state <= DATA; else state <= STOP; DATA: if (count < 8) state <= DATA; else state <= STOP; STOP: state <= IDLE; endcase end end // 数据寄存器写入 always @(posedge clk, posedge reset) begin if (reset) data_reg <= 0; else begin case (state) ADDRESS, DATA: if (count < 8) data_reg <= {data_reg[6:0], sda_in}; endcase end end // 输出控制 assign sda_out = (state == ADDRESS || state == DATA) ? data_reg[7] : 1'b1; endmodule ``` 这是一个简单的I2C通信协议的Verilog代码示例。它实现了一个有限状态机来处理I2C通信的不同阶段，包括开始、地址传输、数据传输和停止。代码中使用的输入信号包括时钟信号（clk）、复位信号（reset）、数据信号（sda_in）和时钟信号（scl_in），输出信号为数据信号（sda_out）。 请注意，此代码仅为示例，实际应用中可能需要根据具体要求进行修改。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值