verilog语言的时序优化学习（一）

    最近在尝试优化一份代码的时序，其实个人对于时序优化还处于一知半解的状态。仅以此文记录一些自己感觉有效的或无效的方法。

    其实说到底，本人所验证的方法主要还是来自网上的各种大佬的博客。

    首先，我们要知道，衡量一个FPGA系统设计的两个重要指标是吞吐量和延迟。吞吐量指系统每一个时钟周期内能够处理的数据数量，而延迟则指数据从输入系统到输出系统总共所需要的时间。

    由于我是通过综合的结果来判断时序优化是否成功，所以，我所理解的时序优化就是减少综合之后产生的违例，分为setup违例和hold违例。（仅从个人需要理解）

1.去掉==（有效）

    将“A==B” 和“A！=B”全部替换成！（A ^ B）和（A ^ B），经过验证，此方式有效。

2.插入寄存器（有效）

    主要表现为将if(...)， else if(...) 中的条件提取出来，用一个reg型或者wire型的变量代替它，此方式的适用情况和具体条件有关，有的时候有用，有的时候无用，不太清楚为什么。不过，若if(...) 中的条件为A & B & C这类情况，提出条件，在always块前写成如下形式：

wire flag = ！（{A，B，C}  ^ 3'b111）；

    可在一定程度上优化代码。

3.去掉优