![](https://img-blog.csdnimg.cn/20201014180756925.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
FPGA
文章平均质量分 82
王 三 二
这个作者很懒,什么都没留下…
展开
-
FPGA——Verilog基础语法
FPGA——Verilog基础语法一、Verilog模块结构1.1 模块名1.2 端口信号二、assign语句三、运算符四、always语句块五、底层模块的调用一、Verilog模块结构一般端口列表与端口信号说明写到一起,即模块名(端口信号说明);1.1 模块名模块名是指电路的名字,由用户指定,需要与文件名一致(特别是在Quartus II软件中调试时);1.2 端口信号端口信号声明是要说明端口信号的输入输出属性、信号的数据类型,以及信号的位宽;输入输出属性有input,outpu原创 2021-08-13 22:31:38 · 1119 阅读 · 0 评论 -
FPGA——数字电路
FPGA——数字电路一、数制一、数制常用的为十进制(d)、二进制(b)、八进制(o)、十六进制(h)常用二进制代码十进制数自然二进制8421(BCD)码格雷码00000000000001000100010001300110011001060110011001011110110001 000111101511110001 01011000格雷码是按照自然二进制码,第一位与自然二进制码相同,之后的每一位与原创 2021-07-30 01:00:13 · 1976 阅读 · 0 评论 -
FPGA实验——基于VGA协议的VGA图像显示
FPGA实验——基于VGA协议的VGA图像显示实验步骤Ending、参考资料实验步骤本次实验使用开发板为DE2-115选择芯片为EP4CE115F29C7Verilog代码如下module vga_test(OSC_50, //原CLK2_50时钟信号VGA_CLK, //VGA自时钟VGA_HS, //行同步信号VGA_VS, //场同步信号VGA_BLANK, //复合空白信号控制信号 当BLANK为低电平时模拟视频输出消隐电平,此时从R9原创 2021-05-25 18:05:49 · 619 阅读 · 0 评论 -
FPGA——HLS简介
FPGA——HLS简介一、HLS/VHDL/Verilog1.1 HLS简介1.2 VHDL/Verilog 简介1.3 总结二、HLS技术难点Ending、参考资料一、HLS/VHDL/Verilog1.1 HLS简介高层次综合(High-level Synthesis)简称HLS,指的是将高层次语言描述的逻辑结构,自动转换成低抽象级语言描述的电路模型的过程。 所谓的高层次语言,包括C、C++、SystemC等,通常有着较高的抽象度,并且往往不具有时钟或时序的概念。相比之下,诸如Verilog、VH原创 2021-05-25 17:27:03 · 1642 阅读 · 0 评论 -
FPGA——Verilog编程
FPGA——Verilog编程一、Robei安装一、Robei安装从 Robei 官方网站上下载最新版 Robei 软件。新版本软件仅支持 64 位电脑。解压,双击Robei-setup.exe选择安装路径,点击Next一路Next,最后Install原创 2021-04-27 20:30:08 · 345 阅读 · 0 评论 -
FPGA——NIOS-II开发入门
FPGA——NIOS-II开发入门一、硬件部分设计1.1 创建工程1.2 进入Qsys 中进行软核的设计1.2.1 点击 `Tools->Qsys`,进入`Qsys`1.2.2 `File->save`,保存为`kernel.qsys`1.2.3 双击`clk_0`,设置clock时钟为50M1.2.4 添加CPU和外围器件1.2.5 完成 Qsys 设计的后续工作实验内容使用 FPGA 资源搭建一个简单 Nios II 处理器系统,具体包括:(1) 在 Quartus Prime中建立原创 2021-04-23 15:02:09 · 590 阅读 · 0 评论 -
FPGA入门——1位全加器设计
FPGA入门——1位全加器设计一、原理图输入1.1 创建工程1.2 原理图输入1.3 将设计项目设置成可调用的元件1.4 半加器仿真1.5 设计全加器顶层文件二、Verilog编程Ending、参考资料一、原理图输入环境:QuartusⅡ13.0 && 开发板:Intel DE2-1151.1 创建工程详细步骤请看另一篇博客:Quartus使用基础——D触发器仿真与时序波形验证选择目标芯片:CycloneIVE系列的EP4CE115F29C71.2 原理图输入原创 2021-04-07 12:58:42 · 2169 阅读 · 0 评论 -
Quartus使用基础——D触发器仿真与时序波形验证
Quartus使用基础——D触发器仿真与时序波形验证一、D触发器——门电路设计1.1 新建文件夹1.2 创建工程1.3 门电路设计D触发器二、D触发器——直接调用三、D触发器——Verilog语言四、参考资料一、D触发器——门电路设计1.1 新建文件夹一般新建文件夹有doc、par、rtl、sim四个doc:一般存放工程相关的文档,包括该项目用到的datasheet(数据手册)、设计方案等。par:主要存放工程文件和使用到的一些IP文件rtl:主要存放工程的rtl代码,这是工程的核心,文件名与原创 2021-03-30 00:02:08 · 2266 阅读 · 0 评论