FPGA——Verilog编程

一、Robei安装

1. 从 Robei 官方网站上下载最新版 Robei 软件。新版本软件仅支持 64 位电脑。
2. 解压，双击Robei-setup.exe
3. 选择安装路径，点击Next
   
4. 一路Next，最后Install

二、Verilog基础

注：不完全的基础，仅列出重要部分

2.1 数据

1. 电路四种状态

• 0：数值0，低电平，或错误
• 1：数值1，高电平，或正确
• Z(z)：高阻态
• X(x)：未知或未初始化

2. 数值表示方法

进制	示例	解释
二进制	3'b101	101，3位二进制数
八进制	9'o17	17，9位八进制数
十进制	12	12，不加任何符号代表十进制数
	'd12	12，用 d 代表十进制
十六进制	64'hff01	FF01，64位十六进制数

3. 数据类型

• reg：可以存储数据，如触发器
• wire：连接两个引脚，不能存储数据

2.2 数据类型

略，与高级语言类似

三、Robei基础使用示例

3.1 模型设计流程

逻辑与门设计
y=a&b

1. 模型设计
   点击以下位置
   
2. 新建模型
   

• Module Name：模块名称，这里我们想创建一个叫 andgate 的模块，输入 andgate。
• Module Type：模块类型，Robei 目前支持 3 种类型，“module”，“testbench”和“constrain”。这里我们创建的是一个模块，选择“module”。
• Language：设计语言，这里只有一种设计语言 Verilog。
• Input Ports：输入引脚数目，我们设计的模块有 2 个输入引脚 a 和 b，所以输入 2。
• Output Ports：输出引脚数目，我们设计的模块只有 1 个输出引脚 y，所以输入 1。
• Inout Ports：既可以作为输入又可以作为输出引脚的数目，我们设计的模块没有用到该类型引脚，所以输入 0。

3. 修改模型
   修改输入为a、b，输出为y，颜色随意
   
4. 输入算法
   点击模型下方的Code进入输入区域，输入assign y = a & b;
   
5. 保存
   输入文件名为andgate
   
6. 编译
   点击①编译，②查看代码
   

3.2 测试文件设计

1. 新建文件
   模块类型选择testbench
   

2. 修改模型
   

3. 另存为测试文件
   必须将测试文件保存到 andgate 模型所在的文件夹下
   

4. 加入模型
   

5. 连接引脚
   

6. 输入激励。
   点击测试模块下方的Code，输入激励算法

initial begin
p0 = 0;
p1 = 0;
#1
p0 = 1;
#1
p1 = 1;
#1
p0 = 0;
#1
p1 = 0;
#1
$finish;
end

7. 选择 p0 和 p1 都设置为 reg 寄存器，而不是 wire 线
   
8. 执行仿真并查看波形
   
   

Ending、参考资料

实例一 逻辑门设计