FPGA——数字电路

最新推荐文章于 2024-04-18 10:00:29 发布
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FPGA——数字电路

一、数制

  1. 常用的为十进制（d）、二进制（b）、八进制（o）、十六进制（h）
  2. 常用二进制代码
十进制数自然二进制BCD_8421码格雷码
0000000000000
1000100010001
3001100110010
6011001100101
1110110001 00011110
1511110001 01011000

格雷码：参照自然二进制码，第一位与自然二进制码相同，之后的每一位与二进制数相应位做异或。

二、门电路

2.1 基本门电路

  1. 与门（and）
    在这里插入图片描述
  2. 或门（or）
    在这里插入图片描述
  3. 非门（not）
    在这里插入图片描述

2.2 复合门电路

  1. 与非门
    在这里插入图片描述
  2. 或非门
    在这里插入图片描述
  3. 异或门
    在这里插入图片描述

三、组合逻辑电路&时序逻辑电路

3.1 输入输出关系

  • 组合逻辑电路：任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
  • 时序逻辑电路：任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。

3.2 结构特点

  • 组合逻辑电路：只包含门电路。
  • 时序逻辑电路：组合逻辑电路+存储电路结合；输出状态必须反馈到组合电路的输入端，与输入信号共同决定组合逻辑的输出。

3.3 储存记忆

  • 组合逻辑电路：无。
  • 时序逻辑电路：有。

3.4 常用电路

  • 组合逻辑电路：编码器、译码器、数据选择器、加法器、数值比较器。
  • 时序逻辑电路：寄存器、移位寄存器、计数器。

3.5 区别——波形图

  • 组合逻辑电路：波形即刻反映变化，与时钟无关。
  • 时序逻辑电路：波形不会立刻反映出来，只有在时钟的上升沿发生变化。
  • 如图 3.5
    在这里插入图片描述
图 3.5 c = a + b

3.6 区别——verilog语言

  • 组合逻辑电路：没有上升沿或者是带有" * "号的代码。
    在这里插入图片描述

  • 时序逻辑电路：敏感列表里面带有时钟上升沿。
    在这里插入图片描述

  • 波形图如图 3.5

王 三 二
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