关于2440的nGCSn和总线的问题

这两天，拿到电路板，才发现，上面使用nGCS1接了个74lv377的片选，而且使用了一些地址和数据总线。我之前没注意这个总线操作的问题，查资料，试验，做了两天，才明白了，记录如下：

在此，先说说2410的 寻址原理：以 S3C2410为例，内核提供了 32位的地址总线，理论上可以寻址的空间为4GB，但实际留给外部可寻址的空间只有 1GB，也就是 0X00000000~0X3fffffff，总共应该有30根地址线(230)引出来。 在这 1GB 的空间，2410 处理器又根据所支持的设备的特点将它分为了 8 份，每份空间有 128MB，这每一份的空间又称为一个 BANK（图 参看手册，上的memory部分） 。其中 6个用于ROM、SRAM等存储器，2个用于 ROM、SRAM、SDRAM等存储器。 当 2410 对外寻址时，采用了部分译码的方式，即低位地址线用于外围存储器的片
内寻址，而高位地址线用于外围存储器的片外寻址。对于系统要访问的任意外部地址，2410可以方便地利用内部地址总线的高 3 位 ADDR[29:27]来选择该地址属于哪一个存储器组(Bank)，从而激活相应的Bank选择信号（nGCSx） 。这 8个片选信号可以看作是 2410处理
器内部 30根地址线的最高三位所做的地址译码的结果。正因为这 3根地址线所代表的地址信息已经由 8 个片选信号（nGCS7~nGCS0）来传递了，因此 2410 处理器最后输出的实际地址线就只有A26~A0。 Bank的内部寻址由外部地址总线A[26:0]来实现，寻址范围为 128M(227)，从而使得其外围地址访问空间为 1GB（128MB×8）。S3C2410正是通过这种机制来完成外部地址空间的寻址全过程。 
 如，我板上使用nGCS1接的377，测试例程

 #define tio(x) (*(volatile unsigned long*)0x08000000)=(unsigned long)(x);
 tio(0x55555555);

此时，锁存数据线上的部分数据。

还有个问题是，我使用2440的外部地址总线和数据与cpld相连，cpld能否捕获到总线上的数据。以377为列，查看器手册，它能接收的最大频率是77M，周期为13ns，在2440上，有APB（低速总线，我的板子是50M，20ns）和AHB（高速总线，我的是105M）。参看2440的手册（P34），memory是接再AHB上的，所以我认为数据和地址总线也应该是使用的AHB的频率，如果那样，377应该不能锁存到数据，郁闷时，突然看到再AHB和APB上都有一个外设BUS CONT，此乃何物？查找中。。。。

再贴一个：

一、对clock的基本认识

    第七部分是“clock & power management”，总结如下：

    1 s3c2410的clock & power management模块包含三个部分：clock control、usb control、power control。现在的关注点是clock control。

    2、s3c2410有两个pll（phase locked loop，锁相环，在高频中学过，可以实现倍频，s3c2410的高频就是由此电路产生的）。其中一个是MPLL，M即为main，用来产生三种时钟信号：Fclk（给CPU核供给时钟信号，我们所说的s3c2410的cpu主频为200MHz，就是指的这个时钟信号，相应的，1/Fclk即为cpu时钟周期）、Hclk（为AHB bus peripherals供给时钟信号，AHB为advanced high-performance bus）、Pclk（为APB bus peripherals供给时钟信号，APB为advanced peripherals bus）。在这里，需要了解一下AMBA system architecture了。这个可以到官方网站 www.arm.com 下载相关资料。简单的说，AMBA是一种协议，这种协议已经称为片上组织通信的事实上的标准（the de facto standard for on-chip fabric communication）。下面给出英文描述：

    The AMBA protocol is an open standard, on-chip bus specification that details a stategy for the interconnection and management of functional blocks that makes up a system-on-chip(SoC).It facilitates "right-first-time" development of embedded processors with one or more CPU/signal processors and multiple peripherals. The AMBA protocol enhances a resuable design methodology by defining a common backbone for SoC modules.

    需要知道的是，AMBA总线是ARM提出的一种解决方案，它并非唯一的规范，但是因为ARM的广泛使用，AMBA总线也就成为了事实上的规范了。现在AMBA总线最新为AMBA 3 specification版本，包括AMBA 3 AXI Interface、AMBA 3 AHB Interface、AMBA 3 APB Interface、AMBA 3 ATB Interface。而s3c2410还只能支持AMBA 2 specification，这个版本包含AMBA 2 AHB Interface、AMBA 2 APB Interface。也就是在s3c2410的框图中看到的两种总线接口。需要注意的是，这两种总线所连的外设是有区别的。AHB总线连接高速外设，低速外设则通过APB总线互连。显然，对不同总线上的外设，应该使用不同的时钟信号，AHB总线对应Hclk，APB总线对应Pclk。那么事先就应该弄清楚，每条总线对应的外设有那些，这样在设置好时钟信号后，对应外设的初始化的值就要依此而确定了。

    AHB bus上的外设有LCD controller（CONT代表controller，控制器）、USB Host CONT、ExtMaster、Nand CONT和nand flash boot loader、bus CONT、interrupt CONT、power management、memory CONT（sram/nor/sdram等）。

    APB bus上的外设有UART、USB device、SDI/MMC、Watch Dog Timer、bus CONT、spi、iic、iis、gpio、rtc、adc、timer/pwm。

    3、主时钟源来自外部晶振或者外部时钟。复位后，MPLL虽然默认启动，但是如果不向MPLLCON中写入value，那么外部晶振直接作为系统时钟。EDUKIT-III的外部晶振有两个，一是用于系统时钟，为12MHz；一个用于RTC，为32.768KHz。以前实验没有向MPLLCON写入数值，所以系统时钟都是12MHz。从这里也可以发现一个问题，如果外部晶振开始没有焊上，那么系统是无法正常启动的。因为按照上述规则，复位后还没有写入MPLLCON，这时又没有可以使用的时钟源，所以不会启动。也就是硬件完成后，这个12MHz的晶振是一定要焊上的，才能进行后续的硬件测试工作。

二、clock设置的步骤

    首先应该读懂下一段：

Power-On Reset (XTIpll) Figure 7-4 shows the clock behavior during the power-on reset sequence. The crystal oscillator begins oscillation within several milliseconds. When nRESET is released after the stabilization of OSC (XTIpll) clock, the PLL starts to operate according to the default PLL configuration. However, PLL is commonly known to be unstable after power-on reset, so Fin is fed directly to FCLK instead of the Mpll (PLL output) before the software newly configures the PLLCON. Even if the user does not want to change the default value of PLLCON register after reset, the user should write the same value into PLLCON register by software. The PLL restarts the lockup sequence toward the new frequency only after the software configures the PLL with a new frequency. FCLK can be configured as PLL output (Mpll) immediately after lock time.

    这个主要是基于PLL的特点。简单的描述就是，上电复位后，几个ms后晶振起振。当OSC时钟信号稳定之后，nRESET电平拉高（这是硬件自动检测过程）。这个时候，PLL开始按照默认的PLL配置开始工作，但是特殊性就在于PLL在上电复位后开始是不稳定的，所以s3c2410设计为把Fin在上电复位后直接作为Fclk，这是MPLL是不起作用的。如果要想是MPLL起作用，那么方法就是写入MPLLCON寄存器值，然后等待LOCKTIME时间后，新的Fclk开始工作。下面把这些步骤分来来描述，软件步骤部分结合程序进行。

    1、上电几个ms后，晶振输出稳定。Fclk=晶振频率。nRESET恢复高电平后，cpu开始执行指令，这完全是硬件动作，不需要软件设置。

    2、第一步软件工作： 设置P M S divider control，也就是设置MPLLCON寄存器。

    关于PMS，可以看Figure 7-2.寄存器MPLLCON的设置呢，其实有一定的规则，并非你想要的每个Fclk频率都可以得到。官方推荐了一个表PLL VALUE SELECTION TABLE，要按照这个进行。否则的话，就需要自己按照公式推算，但是mizi公司并不保证你的设置是合适的。所以，如果想要工作在200MHz，还是按照vivi的推荐值即可。

@ step1: set P M S divider control         mov r1, #CLK_CTL_BASE          ldr r2, =vMPLLCON_200         str r2, [r1, #oMPLLCON]

    其中，MDIV=0x5c，PDIV=0x04，SDIV=0x00.公式Mpll（Fclk）=（m×Fin）/（p×(2^s)）【m=MDIV+8, p=PDIV+2,s=SDIV】

    3、第二步软件工作： 设置CLKDIVN。

    这一步是设置分频系数，即Fclk为cpu主频，Hclk由Fclk分频得到，Pclk由Hclk分频得到。假设Hclk是Fclk的二分频，Pclk是Hclk的二分频，那么分频系数比就是Fclk：Hclk：Pclk=1：2：4.那么Hclk为100MHz，总线时钟周期为10ns。Pclk为50MHz。

@ step2: change clock divider         mov r1, #CLK_CTL_BASE         mov r2, #vCLKDIVN         str r2, [r1, #oCLKDIVN]

    4、第三步软件工作： CLKDIVN的补充设置

  

If HDIVN = 1, the CPU bus mode has to be changed from the fast bus mode to the asynchronous bus mode using following instructions. MMU_SetAsyncBusMode         mrc p15,0,r0,c1,c0,0         orr r0,r0,#R1_nF:OR:R1_iA         mcr p15,0,r0,c1,c0,0 If HDIVN=1 and the CPU bus mode is the fast bus mode, the CPU will operate by the HCLK. This feature can be used to change the CPU frequency as a half without affecting the HCLK and PCLK.

    看了上段话，只需要翻译出来就可以了。

@ FCLK:HCLK=1:2 .macro MMU_SetAsyncBusMode          mrc p15, 0, r0, c1, c0, 0          orr r0, r0, #(R1_iA | R1_nF)          mcr p15, 0, r0, c1, c0, 0 .endm          @ step3: set asynchronous bus mode          MMU_SetAsyncBusMode

    5、第四步软件工作：等待locktime时间，让新的Fclk生效

@ step4: stay locktime         mov r1, #CLK_CTL_BASE          ldr r2, =vLOCKTIME         str r2, [r1, #oLOCKTIME]

    6、对外设的影响

    在这个实验中，主要是有两个需要改变，一个外设是UART，一个外设是SDRAM。

    （1）UART，它是接在APB总线上，所以对应的时钟信号为Pclk，现在为50MHz。如果想要设置波特率为115200bps，那么根据公式UBRDIV0=(int)(PCLK/(bps*16))-1计算，应该为26。如果放到程序中，那么应该注意形式。具体如下：

UBRDIV0 = ((int)(PCLK/16./UART_BAUD_RATE) -1);

    （2）SDRAM，主要的影响因素为刷新频率。前面在SDRAM中没有具体分析，现在可以详细说明。使用了两片HY57V561620CT-H，查看手册其刷新频率为8192 refresh cycles/64ms，所以刷新周期64ms/8192＝7.8125us。看寄存器REFRESH的各个位的设置情况：

    ·REFEN[23]：开启自动模式，设为1

    ·TREFMD[22]：设为Auto refresh模式，设为0

    ·Trp[21:20]：看看RAS precharge Time，查看SDRAM手册，发现-H系列此参数至少为20ns，现在Hclk对应的时钟周期为10ns，所以至少应该为2个clock。可以设为00

    ·Tsrc： Semi Row Cycle Time，也就是RAS Cycle Time，至少65ms，所以至少得6.5clock，按照可选值，应该设置为11

    ·Refresh[10:0]：

    公式refresh period = (2^11 - refresh_count +1)/Hclk，由此推导出refresh_count=2^11+1-refresh period*Hclk。带入数值，计算得出1268＝0x04f4，这个数值要用四舍五入，减少误差。

    ·其余的保留值，均设置为0

    由此得出该寄存器的值应该为0x008c04f4。

 

 

阿南解说的：开发板上的12M晶振经过PLL倍频得到 FCLK;

lisuwei兄弟说：

           为了降低电磁干扰和降低板间布线要求，芯片外接的晶振频率通常很低，通过时钟控制逻辑的PLL提高系统使时钟。
          S3C2410/2440有两个PLL，MPLL和UPLL：UPLL用于USB设备，MPLL用于设置FCLK，HCLK，FCLK。
         FCLK与输入晶振的比例通过寄存器MPLLCON设置。
         FCLK，HCLK，FCLK三者的比例通过寄存器CLKDIVN，CAMDIVN(2440)设置。