VHDL中信号与变量的差异

      在VHDL中，使用信号（signal）或变量（variable）可以实现动态数值的传递，二者功能虽然类似，但在实现方式上却有着很大的区别。对于初学者，理解信号和变量的差异是十分重要的。

1. 信号（signal）

      信号是逻辑电路中的连接线，可以用于元件间和元件内部电路各单元间的连接。

      信号使用”<=“符号赋值。

      在顺序描述语句中，信号的赋值不是即时更新的。只有在相应的进程、函数或过程完成之后，信号的值才会进行更新。

2. 变量（variable）

      变量只用于局部电路的描述，只能在process、function和procedure内部使用。

      变量使用”:=“符号赋值。

      变量的赋值是立即生效的，可以在下一行代码中立即使用新的变量值。

3. 信号与变量赋值的生效时刻

      信号与变量的一个重要差异是赋值是否立即生效。对变量的赋值是立即生效的，而在顺序描叙语句中对信号的赋值则不会立即生效，只有当信号所在的process内的操作全部完成一遍后，信号的值才会更新。

      下面通过两个例子说明信号与变量赋值的生效时刻。如下面所示的两个计数器：

library IEEE;
use IEEE.STD_L