VHDL的操作符

一、赋值操作符

作用在于更新被赋值数据对象的值，数据对象主要是指信号和变量。VHDL赋值操作符也有信号赋值与变量赋值的区别，分别是：

• ”<="是信号赋值操作符，可以对标量型的信号类型对象或是矢量型信号类型对象整体赋值。
• ”<=“是变量赋值操作符，可以对变量、常量、属性（generic）和信号初始值的赋值或子程序对变量进行赋值。
• ”>=“是矢量型的数据对象的部分进行赋值。

以上赋值举例如下：

**--属性赋值操作**
generic(data_bus:integer:=8);

**--常量赋值操作**
constant address_bus:integer range 1 to 7:=7;

**--信号初始化赋值操作**
signal datasum:std_logic_vector(7 downto 0):="00000000";

**--变量初始化赋值操作**
variable temp:integer range 0 to 63:=0;
variable seg:std_logic_vector(7 downto 0);

**--信号赋值操作**
datasum<="11000011";

**--变量赋值操作**
temp:=23;

**--信号部分赋值操作**
signal datasum:std_logic_vector(7downto 0);
datasum<=(7=>'0',6=>'1',others=>='0');

**--变量部分赋值操作**
variable datasum:std_logic_vector(7 downto 0);
datatemp:=(7 =