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RSS订阅原创 Cadence 16.6 安装记录
下载后如下图：双击setup，先安装License Manager：默认路径安装：安装完成后跳出License File Location 选项：点击cancel：之后安装product installation：默认路径，一路next即可，最后点击Finish：以上步骤完成，之后就是破解软件了：现将这个路径中的orSimSetup.dl...
2019-07-31 20:04:02
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原创 IC/FPGA校招笔试题分析（二）任意切换的时钟分频电路
今天的笔试题是某芸科技的现场笔试题，数字前端的笔试题，要求很简单，就是现场写出代码实现：任意切换1-8分频，且无论奇分频还是偶分频，占空比均为50%，我至今仍然认为，在那种紧张且时间有限的情况下（本科大约预留15分钟），真的能设计出这种可任意切换的分频电路（之前有所准备的话可以），反正我是没写出来，笔试归来，我花了多个小时的时间写了一个且仿真了下。个人认为，这个电路的设计的步骤分为两部分，...
2019-07-27 21:59:35
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原创 用于初始化Xilinx 存储 IP核的COE文件格式
Xilinx中有很多和存储相关的IP核都需要初始化，例如ROM，RAM，移位寄存器等，初始化的其中之一方式就是使用COE文件来初始化，另一种方式就是初始化为默认的值。两者都有各自的用途，各自的方便之处。当使用COE文件时，并不是弄一串某进制的数据放到文件中即可，而是需要加上一些Xilinx能够识别的“头”：memory_initialization_radix = 16;memory...
2019-07-24 11:27:27
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原创 控制信号（单脉冲信号）的跨时钟域传输问题
控制信号（单脉冲信号）的跨时钟域传输问题存在两种情况，一种是从快时钟域到慢时钟域传输，如果用慢时钟强行采样快时钟域内的控制信号，可能存在采样不到信号的情况，而且很大概率采不到信号；另一种情况是从慢时钟域到快时钟域的控制信号传输问题，这种情况，快时钟一定能采样到慢时钟域内的控制信号，但是可能出现亚稳态问题；下面针对这两种情况进行处理：快时钟到慢时钟有两个时钟域A和B，脉冲a在时钟域...
2019-07-21 17:46:09
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原创 FPGA的LVDS电平以及LVDS25电平能在HR Bank上使用吗？
在FPGA的HR BANK上供电3.3V，先就其差分端口而言，LVDS电平以及LVDS25电平能否约束到这个BANK上呢？解决这个问题前，先了解下1、什么是HR Bank以及HP bank：Xilinx的7系列FPGA有两种IO Bank：HP（High Performace）和HR（High Range）。HP（high-performance）I/O banks的设计目的是为了获取...
2019-07-21 15:01:20
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原创 CCS如何恢复到默认界面？
通常由于手贱的原因，关掉了ccs的某些窗口，导致后面调试DSP程序的时候非常难受，这里简单记录下如何恢复到默认的界面。其实，你想看什么，都可以通过View以及Window窗口去调出来，这里不再多说，只说调出默认界面：如此即可。...
2019-07-21 14:44:34
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原创 Quartus 13.1安装心得
安装参考链接：FPGA学习系列：1.quartus II 13.1 软件安装以及破解果然成功了，之前也试着安装过，都没有成功，这次谈谈安装重要心得。为什么要用Quartus？虽然Quartus用起来没有Vivado之类的舒服（个人感觉哈），但是都是软件，干这一行的，类似软件不会用，有点说不过去。其次，Quartus的RTL原理图，效果是真的好看。安装需要注意的是，包括下载的时候...
2019-07-20 17:07:54
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转载 跨时钟域传输问题
1、时钟域概念：假如设计中所有的触发器都使用一个全局网络，比如FPGA的主时钟输入，那么我们说这个设计只有一个时钟域。假如设计有两个输入时钟，如图1所示，一个时钟给接口1使用，另一给接口2使用，那么我们说这个设计中有两个时钟域。2、同步时钟域与异步时钟域概念：同步时钟域是指时钟频率和相位具有一定关系的时钟域，并非一定只有频率和相位相同的时钟才是同步时钟域。异步时钟域的两...
2019-07-18 22:46:54
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原创 搞个笑？用Verilog产生一个三角波吧！
写了这么一个幼儿级别的程序，描述一个三角波的Verilog产生办法，至于三角波的周期没有进行可调性设计，仅仅是为了测试而用，如果需要某个频率的三角波，可以自己调节代码。本不想放上面的，但是也不舍得扔，就搞个笑吧。`timescale 1ns / 1psmodule Triangle_Wave_Gen( input clk, input rst_n, output re...
2019-07-10 21:06:31
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原创 遇见BUG（2）去掉你的增量编译使能！
在使用Verilog进行项目开发的时候会遇到各种各样的错误，语法错误还好，容易排查，但是遇到了逻辑错误以及其他隐形的错误总是让人头大，下面这个问题，用一种非人类语言提示的错误，着实让人望而生畏，不过也并非不能解决，这得益于前人遇到过这种问题，并给出了解决方案，见文末参考链接。行为仿真时错误提示：[VRFC 10-3032] 'xbip_pipe_v3_0_5.xbip_pipe_v3_0_...
2019-07-10 11:10:00
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原创 遇见BUG（5）如何找到VHDL的包呢？
由于实在不是太懂VHDL，而工程中难免会遇到前人留下的程序中使用的就是VHDL，于是遇到报错难免会有点头大。昨天晚上就把别人的VHDL程序移植了过来，本以为大功告成，没想到出现如下这种错误，没能解决，留到了今天：package 'ary1' not found in library 'work'?先定位到提示错误的模块的地方：原想这部分程序是照搬别人的呀，怎么会出错呢？...
2019-07-09 10:46:03
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原创 【FPGA】SRIO例子程序仿真分析实践
当我们去看有关高速串行总线与并行总线相比较的优点，会发现有这么一条描述，说串行总线能实现分割式数据传输，所有的串行总线都使用包括包和分割式数据传输协议进行数据传输。串行总线有包的概念，包可以有包界定符号，包起始控制符，包结束控制符以及中间的数据信息，CRC校验信息等。这篇博文，我们就通过仿真来理解下这句话的含义，看看我们是如何发送数据以及如何接收到数据的。这里稍微偏题，总结下串行总线相较于...
2019-07-03 23:05:52
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原创 【FPGA】SRIO中的关键问题总结（一）SRIO中的关键数据包格式总结
这篇博文的内容主要是一些数据包的格式，包括FPGA SRIO端最重要的逻辑层数据包格式HELLO格式，此外还有数据最终的格式，也就是通过高速串口发送出去的包的格式。这篇博文在参考了数据手册以及博文：Xilinx RapidIO核仿真与包时序分析的基础之上，通过仿真提取时刻需要查询的内容而作。在此十分干些上述博文的作者，他是我见过的对SRIO数据手册翻译的最好的作者。这篇博文的最后，我也附上了他的链接，虽然素未蒙面，但是我真的很感谢他。
2019-07-03 14:43:15
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原创 assign和always组合逻辑块，孰优孰劣？
不知大家有没有和我同样的感受，遇到这样的assign表达式（从两个值中选一个）时：wire pause_count;reg [4:0] count31;wire [4:0] count31_nxt;assign count31_nxt = (count31 = 'd31) ? 'd0 : (count31 + 1);就会觉得一目了然，意义明确，一行语句把问题描述的明明白白。但...
2019-07-02 10:25:13
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反馈清零以及反馈置数计数器（内含Verilog HDL代码及文档）
2018-05-19
模60计数器（通过计数器级联得到）
2018-05-19
数字时钟计数器（包含代码及说明文档）
2018-05-19
乘法器的verilog HDL设计汇总
2018-05-15
移位相加乘法器的verilog HDL设计代码
2018-05-15
串行乘法器verilog HDL设计代码
2018-05-15
查表法乘法器verilog HDL设计代码及其测试文件
2018-05-15
复数乘法器的verilog HDL设计代码及其测试文件（修改版）
2018-05-15
向量乘法器的verilog HDL设计代码及其测试文件（修改版）
2018-05-15
复数乘法器的verilog HDL设计代码
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Wallace树乘法器专题研究
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Wallace树乘法器verilog代码
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数字频率计verilog代码
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aurora streaming工程例子程序.zip
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KC705.rar压缩包
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Spartan-6 Libraries Guide for HDL Designs
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数值分析总览
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8421BCD码计数器（内含文档及Verilog HDL设计代码）
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可逆计数器（内含文档及Verilog HDL设计代码）
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环形计数器、扭环计数器（内含文档及verilog HDL代码）
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