2019年09月_李锐博恩

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原创谈谈Mux与门电路的相互替换（包含实例分析）

在秋招中，经常遇到的问题是用Mux替换门电路，例如与门，或门，非门，缓冲器，异或，甚至一位全加器，之前写过与此相关的博客如：【Verilog HDL 训练】第 04 天（竞争、冒险、译码等）：4. 如果一个标准单元库只有三个cell：2输入mux(o = s ？a ：b;)，TIEH(输出常数1)，TIEL(输出常数0)，如何实现以下功能？4.1 反相器inv4.2 缓冲器buf...

2019-09-28 20:37:57 14610 4

原创二进制与格雷码之间的转换的Verilog实现（更多一点的讨论）

目录前言二进制码转换为格雷码的方法格雷码转换为二进制码的过程更多一点讨论之generate for更多一点讨论之for最后对格雷码的介绍前言以前的博客也有写这方面的内容，只是没有显式的命名，导致查找复习的时候并不能立即找到，这里单独成立一篇，记录与此，方便你我他。这篇博客来自于FPGA之道，其中提到了格雷码；和格雷码相关的其他问题也贴出来吧：关于格雷码...

2019-09-27 14:32:52 4988 6

原创谈谈跨时钟域传输问题（CDC）

目录前言单比特信号的跨时钟域传输慢时钟域到快时钟域快时钟域到慢时钟域多比特信号的跨时钟域传输异步FIFO握手协议前言CDC（Clock Domain Conversion）问题，一直是IC前端设计，FPGA设计的热点问题，特别是在校招面试笔试时候，是问的最多的一个问题，我之前关于这个问题以及相关问题，写了一些总结，但比较分散，今天简单汇总总结一下。跨时钟域问...

2019-09-24 23:42:32 12776 7

原创建立时间裕量与保持时间裕量的简单理解

之前刚接触FPGA时候，了解到时序约束这一块，遇到一个概念就是建立时间裕量以及保持时间裕量，让人十分费解；如今秋招已过，也见过许多这种类型的题目，但是大多类似，都是如下模型；很久以前也有过仔细分析，但是总觉得繁复，让人看了有些恐怖，需要求数据要求时间和数据到达时间，然后建立时间裕量等于数据要求时间减去数据到达时间。如：建立裕量这样理解也没有问题，可以推出数据的建立裕量：上面...

2019-09-22 23:36:04 7094

原创无毛刺的时钟切换电路（Glitch-free clock switching circuit）设计（Verilog）

从秋招的经验来看，Verilog设计类的题目，如：奇偶分频，状态机，序列检测，波形产生，跨时钟域处理，门控时钟，同步FIFO，格雷码与二进制码转换，异步复位同步释放，时钟切换，异步FIFO等，其中最为复杂的恐怕属于时钟切换了吧。无毛刺的时钟切换英文名叫：Glitch-free clock switching circuit，不要把 Clock Domain Conversion当成了时钟切换，...

2019-09-21 19:12:12 16485 8

原创 IC/FPGA笔试/面试题分析（十一）基础概念（三态门等）

上篇博文写了一些有关CMOS门电路的基础内容，相信认真看完，一定能画出各种CMOS门电路：CMOS门电路，这些是最常考的基础内容。下面简单介绍一下其他概念题目：1、解释一下Vih，Vil，Vol，Voh，Vt。这些是有关逻辑电平的一些概念：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。输入低电平（...

2019-09-17 13:53:32 3703

原创 IC/FPGA 设计资源整理推荐

推荐几个学习FPGA的简单资源以及我的博客新域名：reborn.blog.csdn.net

2019-09-16 11:10:12 4342 1

原创 IC/FPGA笔试/面试题分析（十）CMOS门电路

目录CMOS介绍CMOS非门CMOS与非门CMOS或非门CMOS或门CMOS与门CMOS与或式CMOS或与非CMOS介绍MOS管分为NMOS和CMOS，二者成对出现在电路中，且二者在工作中互补，构成CMOS管；MOS管有增强型和耗尽型，数字电路中，多采用增强型MOS管。如何识别MOS管的三个极，例如G（栅极），D（漏极），S（源极）：（MOS管原理）...

2019-09-09 16:21:19 5288 3

原创有关UART的一些实用问题

面试FPGA的一个很基础的问题就是问你对UART的了解，在经过血泪的教训之下，对此进行总结。RS232接口如下图：一般都是9个pin，但有3个pin最重要：pin 2: RxD (receive data). pin 3: TxD (transmit data). pin 5: GND (ground).有这三个端口就能进行收发数据了。收发数据的规则：发送数据的波形图...

2019-09-06 21:40:10 3088

反馈清零以及反馈置数计数器（内含Verilog HDL代码及文档）

任意模值计数器包含反馈清零计数器以及反馈置数计数器等，本文档给出了反馈清零计数器和反馈置数计数器的verilog设计代码以及文档描述，仿真等

2018-05-19

模60计数器（通过计数器级联得到）

下面描述的是一个模60计数器，该计数器通过将模10计数器和模6计数器级联的方式构成，每当模10计数器计数到1001时，模6计数器就会计数加1，直至计数到60时，即模6计数器到达0101、模10计数器到达1001时，计数状态又回到00000000，然后重新计数。

2018-05-19

数字时钟计数器（包含代码及说明文档）

简单的数字时钟计数器，其实现方法也是通过计数器的级联，由两个模60计数器和一个模24计数器子模块共同构成，下面的这段代码采用结构性描述方法，U1,U2,U3为调用的两个模60计数器和一个模24计数器子模块，模60计数器实现分秒的计数，模24计数器实现小时的计数。

2018-05-19

乘法器的verilog HDL设计汇总

从做实验遇到Wallace树乘法器开始，对乘法器的理解受到了阻碍，于是接下来的一个星期，专门研究汇总乘法器的verilog HDL设计，最终算是大概完成。这里给出了7种乘法器的设计。希望遇到问题而无助的你能够找到方向。

2018-05-15

移位相加乘法器的verilog HDL设计代码

从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...(WIDTH-1)）位后，与上一次和相加；若为0，则乘数左移i位后，以0相加。直至被乘数的最高位。

2018-05-15

流水线乘法器verilog HDL代码设计

多级流水线结构，是一种并行的方式，将相邻的两个部分的结果再加到最终的输出乘积上，即排列成一个二叉树形式的结构。

2018-05-15

串行乘法器verilog HDL设计代码

移位相加法乘法器设计原理是从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...(WIDTH-1)）位后，与上一次和相加；若为0，则乘数左移i位后，以0相加，直至被乘数的最高位。

2018-05-15

查表法乘法器verilog HDL设计代码及其测试文件

查找表乘法器就是将乘积放在存储器中，将操作数作为地址访问存储器，得到的输出结果就是乘法器的运算结果。这种乘法器的运算速度就等于所使用的存储器的速度，一般用于较小规模的乘法器。

2018-05-15

复数乘法器的verilog HDL设计代码及其测试文件（修改版）

本压缩文件包括复数乘法器以及其测试文件，复数乘法器本身原理简单，但其乘积项运用到了Wallace树乘法器，所以本代码是在Wallace树乘法器的基础上的复数乘法器。

2018-05-15

向量乘法器的verilog HDL设计代码及其测试文件（修改版）

本压缩文件包括向量乘法器以及其测试文件，向量乘法器本身原理简单，但其乘积项运用到了Wallace树乘法器，所以本代码是在Wallace树乘法器的基础上的向量乘法器。

2018-05-15

向量乘法器的verilog HDL设计代码

基于Wallace乘法器生成乘积项，向量乘法器自然而然得到。

2018-05-14

复数乘法器的verilog HDL设计代码

复数乘法器本身十分很简单，这里复数乘法器的乘积项的计算调用了wallace树乘法器，故本乘法器的verilog HDL代码中包括了wallace树乘法器模块。仔细内容请浏览我的博客。

2018-05-14

Wallace树乘法器专题研究

看了很多个博客，看了很多本书，就为了研究一个wallace树乘法器，研究了几天，没有任何一个资源把这个问题写的仔仔细细，明明白白，痛苦万分。功夫不负有心人，经过几天的研究以及同学的帮助，最终解决了这个问题，于是同大家分享。希望你们遇到这个问题能够前进地更容易点。

2018-05-14

Wallace树乘法器verilog代码

在乘法器的设计中采用树形乘法器，可以减少关键路径和所需的加法器单元数目，Wallace树乘法器就是其中的一种。下面以一个4*4位乘法器为例介绍Wallace树乘法器及其Verilog HDL实现。

2018-05-14

巴克码相关器设计

巴克码相关器能够检测巴克码序列峰值，并且能够在1bits错误的情况下检测巴克码序列峰值。

2018-05-05

数字频率计verilog代码

设计一个8位数字显示的简易频率计。能够测试10Hz~10MHz的防波信号。电路的基准时钟为1Hz，要求测量值以8421BCD码形式输出。系统有复位键。

2018-05-05

chapter2_clocks_resets

文中谈到了FPGA以及ASIC设计中的复位策略，对于实际工程实践以及笔试面试还有专业人员阅读都是很好的资料，复位是一个常谈的话题，这个文档就能让你明白复位的设计。

2020-06-10

AN10007-Jitter-and-measurement

时钟抖动问题很常见，也是笔试面试常考的内容，该文档提供了时钟抖动的定义以及测量方式，对于想要了解时钟抖动的学生以及专业人士可以参考。

2020-06-10

Best-FPGA-Development-Practices-2014-02-20

这是一篇讲解FPGA开发的论文，从PCB设计、RTL设计以及FPGA设计的各种流程都有涉及，有兴趣的可以看下！

2020-06-10

aurora_8b10b_0_ex_framing.7z

这是一个用户接口格式为framing格式的aurora协议工程，配合博客使用：https://reborn.blog.csdn.net/article/details/106088264 详细分析在博客上。

2020-05-14

aurora streaming工程例子程序.zip

自己定制的一个通道的aurora IP核生成的例子程序，包含仿真，仅仅是为了学习aurora协议，streaming 用户接口。

2020-05-13

KC705.rar压缩包

资源内容包括Kc705相关资料，原理图（kc705_Schematic_xtp132_rev1_1）（ug810_KC705_Eval_Bd）（ug883_K7_KC705_Eval_Kit）（xapp554-xadc-layout-guidelines）

2019-12-31

阵列信号处理及其MATLAB实现

很多人求之不得的一本书，这本书对于阵列信号处理的学习至关重要，可以这么难说，弄懂了这本书，你的科研道路将会容易很多，但是弄懂也不容易哦。

2018-11-15

Spartan-6 Libraries Guide for HDL Designs

本文档是Spartan-6的设计元素用户手册，包括各种原语，IP核以及硬件宏等底层资源的详细讲解。

2018-08-11

EV10AQ190（ADC采样芯片）数据手册

本ADC采样芯片说明书说明了ADC采样的工作模式，以及一些时序图，对硬件的学习很有帮助！

2018-07-15

西电数值分析ppt合集

数值积分是一门重要的学科，展现了一些列运算的数值计算方法，这些方法可以直接应用到计算机中，例如微积分运算，曾在高等数学中计算的方法，不适合用于编程实现，或者计算机实现，而数值积分正是研究这些问题的，数值积分内容很多，需要认真研究。本教程只包括知识点的介绍，不包括计算机编程的知识。

2018-07-12

数值分析总览

本讲义为数值分析讲义的绪论，大体介绍了数值分析的发展，以及数值分析解决的一些列问题，让我们对数值分析有一个总体的认识，这是后面学习的一个铺垫，同时，本教程也讲了绝对误差，相对误差，有效数字以及它们之间的关系，仔细阅读能让人受益匪浅。

2018-06-28

插值与曲线拟合专题

插值问题和函数逼近问题都可归结为函数逼近问题，本文档重要讲插值法，包括一般插值概念，由于其局限性，由此引申到拉格朗日插值，牛顿插值，分段低次插值等等。

2018-06-28

信号产生器

内含状态转移类型信号产生器、移位寄存器型信号产生器、计数器加组合输出网络类型信号产生器

2018-05-20

8421BCD码计数器（内含文档及Verilog HDL设计代码）

计数器实现的模制为24，clr为异步清零信号，当时钟上升沿到来或clr下降沿到来， clr = 0时，计数器清零为0000_0000。该计数器的计数过程为，当输出信号的低4位（即 dout[3:0]）从0000计数到1001后（即十进制的0 ~ 9），高4位（即dout[3:4]）计数加1，当计数计到23时（即0010_0011），计数器又清零为0000_0000，然后重新开始计数。

2018-05-19

可逆计数器（内含文档及Verilog HDL设计代码）

可逆计数器是一种双向计数器，可以进行递增计数，也可以进行递减计数，根据计数控制信号的不同，在时钟脉冲的作用下，计数器可以进行加1或减1的操作。下面描述的是一个位宽为4的可逆计数器，即该计数器在不同控制信号下可以分别实现加法计数和减法计数的功能。

2018-05-19

环形计数器、扭环计数器（内含文档及verilog HDL代码）

移位型计数器包括环形计数器以及扭环计数器，原理差不多，几乎相同，但又各自有各自的精彩之处。本资源包括二者的Verilog HDL设计代码以及文档分析。

2018-05-19

空空如也

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