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RSS订阅原创 Vivado 随笔（5） 行为仿真（Behavior Simulation）相关事宜？
目录仿真界面仿真文件结构Scope & Object开辟新窗口这篇文章主要解决多个仿真窗口显示的问题，但是为了内容的完整性，顺便记录一些有关仿真的相关事宜。这里只讲如何使用Vivado自己的仿真工具XSIM，而不涉及第三方仿真工具。仿真界面如下为仿真界面下常使用的功能：仿真文件结构这里所说的仿真文件结构不是指仿真文件（TB文件）的内容结构，...
2019-10-31 21:38:32
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原创 遇见BUG（3）critical warning也要关注！
在Vivado调试工程时候，是不是有这么一个习惯（至少是我），只要不是error，哪怕再多的critical warning，也不多看一眼，认为与我无关，只是相应的EDA工具多此一举。嗯，，，有时候固然如此，工具不太智能，但是我们要发挥人为的价值，练就火眼金睛，去察觉哪些会对我们的工程产生影响，哪些有必要解决。今天的猪脚是如下的critical warning：[Common 17...
2019-10-24 15:48:17
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原创 如何使用word自动生成目录？
要写毕业论文了，可是尴尬的是自己对word的理解，也只停留在手动码字的阶段，今天开始，学一学有关word的相关技巧，有助于论文的高效写作，以及以后工作文档的写作效率。写给出成果显示：1、设置章节样式步骤一：按住【Ctrl】键将一级标题全部选中->点击菜单栏中的【标题1】即可将所有的一级标题设置样式；步骤二：按住【Ctrl】键将二级标题全部选中->点击菜单栏中的...
2019-10-23 21:47:15
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原创 Vivado 随笔（3） 其他综合属性 dont_touch、fsm_encoding？
目录dont_touchfsm_encodingdont_touch可以参考：Vivado中如何避免信号被优化掉？fsm_encoding我们在RTL设计中，在状态机的设计中，会给状态变量一些状态编码，在parameter中给出，例如：这是二进制编码：这是格雷码：这是独热码：但是在RTL中这么设计真的有用吗？或者说综合工具就会给综合...
2019-10-23 17:28:52
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原创 Vivado 随笔（4） 创建及管理多个Runs？
目录为什么要创建多个runs？如果创建多个runs？runs的类型相关的TCL命令为什么要创建多个runs？你有没有遇到过这种情况，我建立的一个Vivado项目，需要在不同的板子上使用，如果仅仅使用一个runs的话， 那么我必须创建两个Vivado项目，分别选择不同的fpga芯片，或者来回切换fpga芯片类型？这都不是好的选择，我们可以通过创建多个runs来解决这...
2019-10-23 14:40:44
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原创 Win7桌面快捷切换技巧？
为了高效使用电脑，快捷操作必不可少？今日根据需求，记录两个快捷操作。如何快速切换电脑桌面？同时按下win+D键，就能马上返回到电脑桌面。如何快速切换电脑桌面？桌面上有多个项目打开，按ALT+TAB(先按ALT不放，在接着按TAB或者用鼠标选择） 打开桌面多个项目后，按WIN+TAB(先按WIN不放，在接着按TAB)...
2019-10-23 11:25:17
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原创 Vivado 随笔（2） 综合属性之use_dsp48？
目录背景正文测试放置在Module前放置在变量声明前附加测试放置在某个变量声明前放置在Module前相关链接背景在做一些FPGA算法的时候，我们不可避免的使用到大量的算术运算，例如复数乘法器，乘法器，加法器，减法器，还有乘加，乘减，乘累加等等。我们都知道FPGA底层有专用的DSP48E资源，也有大量的逻辑资源，放着专用资源DSP48E不用，或者只用D...
2019-10-22 23:16:02
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原创 Vivado 随笔（1） 综合属性之 ram_style & rom_style?
目录背景正文相关文献背景在很多情况下，我们会定义一个二维数组来作为RAM或者ROM来使用，例如我们在设计一个异步FIFO时，我们需要例化一个双端口RAM来作为FIFO的存储空间，当然我们可以通过例化一个IP核的方式去做（可以直接在IP核定制时候选择使用Block RAM或者Distributed RAM资源），但是如果我们不去设计这么一个IP核呢？我们就可以直接定义一个二位...
2019-10-22 21:50:41
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原创 【 FPGA 】16点并行DIT FFT的实现
目录整体架构介绍旋转因子介绍代码文件结构重点难点易错点整体架构介绍16点并行FFT分为4级蝶形运算，每一级蝶形运算有一个基本的蝶形单元：如下是16点DIT FFT的数据流图：可见，第0级蝶形运算的输入的顺序是：x(0)、x(8)、x(4)、x(12)、x(2)、x(10)、x(6)、x(14)、x(1)、x(9)、x(5)、x(13)、x(3)、x(11...
2019-10-19 17:29:02
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原创 【 Sublime Text 】如何将Sublime Text与Vivado 2018.3关联？
之前写过 Vivado2018如何与Notepad++关联？但是，当弃用Notepad++，转向Sublime Text之后，如何将Vivado与Sublime Text关联呢？其实方法一致，这里简单记录：如下一二三四步：在上图4中，输入如下路径：C:/Program Files (x86)/SublimeText3_181108/sublime_text.exe [fil...
2019-10-14 20:46:48
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原创 【 Sublime Text 】如何使用Sublime Text直接生成Verilog例化模板
目录背景具体实现方式其他方法参考链接背景可以这么说，我们使用Sublime Text来编写Verilog代码最希望拥有的功能也就是自动生成Verilog例化模板，这也是我准备弃用notepad++，而转向Sublime Text的主要原因。具体实现方式生成例化模板的功能可以用过插件来实现：插件下载地址：插件下载官网如下图：输入Verilog可见：...
2019-10-14 20:26:03
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原创 【 Sublime Text 】如何使用Sublime Text快速生成代码模板
目录背景实现Verilog模板参考文章背景写的代码多了，会发现几乎每次都要敲那几行代码，例如写三段式状态机，我们只需要改变下内容即可，外壳永远都是一样，有没有方法来快速生成这样的模板呢？今天看到了这么一个快速生成模板的方法，记录下来，方便以后快速开发。今天只是使用了sublime，这个软件的好处在于可以生成Verilog模块例化模板，如何做呢？见这篇博客。（准备弃用...
2019-10-14 18:44:47
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原创 环形、扭环、LFSR计数器
目录环形计数器扭环计数器线性反馈移位寄存器从这个题目来谈起今天的话题：移位寄存器由8级触发器构成，则构成的扭环计数器有多少个有效状态？环形计数器？线性反馈移位寄存器？环形计数器规则：环形计算器的规则是利用一个移位寄存器右移实现，N位的环形计数器能计数的个数为N；也就是说，有N个有效的状态；如开头所说的题目，8级移位寄存器构成的环形计数器，能有8个有效状态；如下图...
2019-10-05 21:23:53
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原创 有重叠与无重叠序列之序列检测与序列产生
序列检测与序列产生是一对对称的设计，就像有微分就有积分一样。序列检测分为有重叠检测和无重叠检测；例如检测序列1101011，我们给出输入：110101101011，如果是无重叠检测，则只能检测到一个序列：1101011_01011;如果是有重叠检测，则可以检测到两个这样的序列：11010_11_01011。同理，序列产生也可以分为有重叠序列的产生方法和无重叠序列的产生方法，序列产生的办法也可以用移位寄存器产生，也可以用状态机的方式来产生；这两种方法后面都是提到。由于序列检测我们之前写的太
2019-10-05 17:13:23
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原创 关于三段式状态机第三段是组合逻辑还是时序逻辑的问题？
由于本人一直以来，用的三段式状态机，第三段写法都是组合逻辑写法，但是近期有小伙伴面试小公司，写到状态机的第三段时候，按照我一直用到的组合逻辑来写第三段，提供输出，被提出了质疑，曰：我们一直用的都是时序逻辑来写第三段？由于本人从来没有遇到过这种质疑，所以具体什么情况也不是太清楚，仅仅以此篇博客来作为一种测试，解答第三段如何写的问题。以序列检测器为例，我们分别提供组合逻辑以及时序逻辑来实现第三...
2019-10-01 22:35:10
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原创 通过举例谈谈阻塞赋值与非阻塞赋值的区别
这篇博客，通过举例说明：非阻塞赋值和阻塞赋值的区别？一般非阻塞赋值用于时序逻辑，而阻塞赋值用于组合逻辑；非阻塞赋值语句是并行执行的，等到一个时钟完成后才完成赋值，而阻塞赋值是顺序执行的，下一条赋值语句要等到上一条赋值语句完成后才能赋值，并且阻塞赋值是立即完成的；例如：always@(posedge clk) beginb <= a;c <= b;end...
2019-10-01 20:04:03
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可逆计数器（内含文档及Verilog HDL设计代码）
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环形计数器、扭环计数器（内含文档及verilog HDL代码）
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反馈清零以及反馈置数计数器（内含Verilog HDL代码及文档）
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模60计数器（通过计数器级联得到）
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数字时钟计数器（包含代码及说明文档）
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乘法器的verilog HDL设计汇总
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移位相加乘法器的verilog HDL设计代码
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串行乘法器verilog HDL设计代码
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查表法乘法器verilog HDL设计代码及其测试文件
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复数乘法器的verilog HDL设计代码及其测试文件（修改版）
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向量乘法器的verilog HDL设计代码及其测试文件（修改版）
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复数乘法器的verilog HDL设计代码
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Wallace树乘法器专题研究
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数字频率计verilog代码
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KC705.rar压缩包
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MOBILE LOCALIZATON METHOD BASED ON MULTIDIMENSIONAL SIMILARITY ANALYSIS
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Spartan-6 Libraries Guide for HDL Designs
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