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Reborn Lee

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原创 Matlab画图时的线型、标记以及颜色简记

使用Matlab画图的时候经常由于需要画图,但是总是忘了曲线颜色、线型以及标记,这里在这里记录下,方便查阅。LineSpec —线型,标记和颜色。Line...

2019-12-31 10:21:40 11188

原创 高速串行总线系列(4)IBERT 使用介绍

使用IBERT IP核可以确定你的GTX 通道是好的还是坏的,避免一顿调试,最后发现MGT Bank根本就没工作起来。

2019-12-24 19:34:46 7533 2

原创 高速串行总线系列(3)GTX/GTH 物理层结构分析

初步认识并理解GTX的物理层结构,有利于对GTX进行使用。玩GTX,不懂一点物理层,玩个蛇头。

2019-12-23 23:02:29 14724 5

原创 VITIS 2019.2使用非正式测评

带着舔狗的心态去尝试一下VITIS 2019.2

2019-12-22 17:27:33 16155 7

原创 高速串行总线系列(2)高速串行总线技术总览

本文只是简单介绍一下各种嵌入式高速串行总线的使用场景以及定位。

2019-12-17 20:30:45 7230

原创 高速串行总线系列(1)8B/10B编码技术

嵌入式高速串行总线技术总会用到一种编码方式就是8B/10B编码,但是到底这种编码是如何实现的呢?这里尝试揭开它的面纱。用高速串行总线不懂8B/10B编码恐怕找工作也会吃亏呀。

2019-12-17 11:40:53 5795

原创 HDLBits 系列(44)状态机补录

文章目录前言原题复现题目解析状态转移图设计文件前言今天补一个状态机的题目,也是这个系列的题目之一,但是由于之前对题目有点疑惑,今天得到博友反馈,让我明白了这个题目的意思,记录一下。原题链接原题复现Consider a finite state machine that is used to control some type of motor. The FSM has inputs x ...

2019-12-16 21:23:54 1840 1

原创 HDLBits 系列(ending)此系列我的答案

我把账号借给你看看总体答案吧。

2019-12-15 16:09:06 3696 6

原创 HDLBits 系列(43)找 bug 专题

文章目录例题1原题复现题目分析改进之后例题2原题复现题目分析改进程序例题3原题复现题目分析改进程序例题4原题复现题目分析改进程序例题5原题复现题目分析改进程序例题1原题复现原题链接This 8-bit wide 2-to-1 multiplexer doesn’t work. Fix the bug(s).module top_module ( input sel, in...

2019-12-15 16:06:59 2013

原创 HDLBits 系列(42)根据仿真波形来设计电路之时序逻辑

文章目录前言电路设计1原题复现题目解析我的设计电路设计2原题复现题目解析我的设计电路设计3原题复现题目解析我的设计电路设计4原题复现题目解析我的设计前言上篇博文讨论了组合逻辑的情况,最后留了几个题目,我也没做,感觉繁杂,有兴趣的可以挑战一下,地址为:上篇博文链接这篇博客,可以说是上篇博客的姊妹篇,简单的讨论下时序逻辑的类型,通过仿真波形来设计电路是一类题目,也应该是我们应该具备的电路设计能...

2019-12-14 21:17:34 2779 14

原创 HDLBits 系列(41)根据仿真波形来设计电路之组合逻辑

文章目录Sim/circuit1原题复现我的设计Sim/circuit2原题复现题目分析我的设计Sim/circuit3原题复现题目分析我的设计Sim/circuit4原题复现题目分析Sim/circuit1这个题目让我想起了当时的华为面试题目,就是这类题目的变形,但是当时就是没有想起来怎么做?还是太菜,见过的题目太少。后面经过面试官的提示才恍然大悟,这算是一次教训吧,我再也忘不了这种题目了...

2019-12-13 23:23:25 2677 5

原创 金字塔原理之表达的逻辑

文章目录引言什么是金字塔原理?为什么要用金字塔原理?如何构造金字塔?自上而下法自下而上法金字塔的内部结构引言本文想通过一些简单概括和简单的例子来理解金字塔原理中的第一章表达的逻辑,也将尝试着用金字塔的原理去阐述这篇文章的主题思想。我们对金字塔原理的理解,不故弄玄虚,金字塔原理存在的意思就是指导我们的表达、思考、解决问题以及演示等。我们要切切实实地用金字塔原理指导我们,而想要使用金字塔原理,就...

2019-12-13 21:30:13 2681

原创 HDLBits 系列(40)如何写 TestBench 文件?

目录序言变量定义时钟设计设计输入模块例化实战演练序言由于入门的测试文件很简单,所以一直以来也都是直接给出测试文件,直到今天才想着去总结一个测试文件的写法。这篇博客将根据HDLBits的题目来总结如何书写Testbench文件,肯定有不完善的地方,仅仅作为一次总结吧。TestBench文件,又称为TB文件,是用来对设计文件进行测试的程序,它与设计文件不同的地方在于,它使用的语法可以是不可综合的...

2019-12-13 18:22:58 3317 1

原创 Markdown 编辑器的使用记录 (Typora)

Markdown 编辑器的使用记录 (Typora)文章目录Markdown 编辑器的使用记录 (Typora)背景正文表格操作列表代码块插入图片插入链接Emoji内容列表插入公式背景今天决定尝试使用Markdown编辑器,然后看到有人推荐使用Typora,这篇博客就是使用Typora的Md写的,效果怎么样呢?正文基本操作,例如加粗、斜体,我想就不必多说了,我们来体验下Typora的表格...

2019-12-12 15:49:31 1448

原创 HDLBits 系列(39)求解带有奇校验的串口接收数据的简化电路设计

目录求助原题我的方案状态转移图我的设计等待你的方案?求助原题先给出原题:(蓝色字体,即是链接本身)We want to add parity checking to the serial receiver. Parity checking adds one extra bit after each data byte. We will use odd parity,...

2019-12-11 16:52:49 1953 4

原创 HDLBits 系列(38)值得一看的状态机设计题目

目录背景原题复现我的方案状态转移图我的设计更新方案FPGA/IC群推荐背景这是这个系列中的一个状态机的题目,但是相比于给了你完整状态转移图之类的题目,这个题目还是稍微有点难的,我实在不知道该怎么给这个博客起个什么名字?我在线等一个简单的方式去解决今天的问题,而如题所说,我用最无能的方式来解决这个问题,但简单的方式一定存在。2019/12/16更新...

2019-12-10 22:25:12 2412 8

原创 HDLBits 系列(37)此系列关于独热码的题目的疑问?

目录背景我的做法第一题第二题第三题解决办法第一题第二题第三题推荐背景目前为止,关于状态机独热码的题目,几乎没一个题目能做对,这令我疑惑?是不是题目的答案有问题?在此请大家一试?(已解决,谢谢)我的做法第一题第一题(点击蓝色字体进入题目链接做答)本人答案:module top_module ( input [6:1] y,...

2019-12-10 18:31:26 2488 2

原创 HDLBits 系列(36)Arbitration circuit implemented by FSM

目录原题复现审题我的设计设计解释原题复现原题复现:Consider the FSM described by the state diagram shown below:This FSM acts as an arbiter circuit, which controls access to some type of resource by three r...

2019-12-10 17:02:52 1393

原创 HDLBits 系列(35)Lemmings Game

目录背景Lemmings1前言原题复现我的设计Lemmings2Lemmings3背景这是一个Lemmings的简单游戏,我们通过状态机可以设计这个游戏,从简单到复杂,一步一步实现这个游戏。Lemmings1前言Lemmings1想要往左走,可是遇到左侧的障碍后,便向右转向;在向右走的过程中,如果遇到右侧的障碍,同理左转向。头脑简单的Lemmings...

2019-12-09 12:32:38 1673

原创 HDLBits 系列(34)Serial two's complememter(Mealy and Moore FSM)

目录Mealy 状态机原题复现我的设计Moore 状态机原题复现状态转移图我的设计Mealy 状态机原题复现原题复现:The following diagram is a Mealy machine implementation of the 2's complementer. Implement using one-hot encoding....

2019-12-09 12:16:17 2787 4

原创 HDLBits 系列(33)Sequence Recognition with Mealy FSM

目录原题复现状态转移图我的设计测试原题复现原题重现:Implement a Mealy-type finite state machine that recognizes the sequence "101" on an input signal named x. Your FSM should have an output signal, z, that is as...

2019-12-09 10:36:46 1718

原创 HDLBits 系列(32)Sequence recognition(序列检测)

目录原题复现审题状态转移图我的设计原题复现原题复现:Synchronous HDLC framing involves decoding a continuous bit stream of data to look for bit patterns that indicate the beginning and end of frames (packets). See...

2019-12-08 16:50:03 1981

原创 HDLBits 系列(31)Serial Receiver and Datapath

目录序言原题复现我的设计序言上篇博文:HDLBits 系列(30)Serial Receiver写了串行接收器如何接收8位串行数据,正确接收8位串行数据后给一个接收完毕标志信号,这篇博文来继续进一步输出正确接收的串行数据,在done有效时刻输出并行的8bit数据。特别容易实现,对上篇博客的代码进行略微添加即可。需要注意的是这种uart协议先发送的bit位为低bit位...

2019-12-07 20:40:23 1663

原创 HDLBits 系列(30)Serial Receiver

目录序言原题复现翻译状态转移图我的设计设计解释序言所谓的串行接收器(Serial Receiver),类似,或者根本就是Uart的协议的一种形式,Uart的接收器部分,如何实现呢?原题复现原题传送:In many (older) serial communications protocols, each data byte is sent along ...

2019-12-07 19:59:01 2109

原创 HDLBits 系列(29)PS/2 mouse protocol(PS/2 packet parser and datapath)

目录序言原题传送题目解释我的设计序言上篇博客:HDLBits 系列(28)PS/2 mouse protocol(PS/2 packet parser)只对PS/2 mouse protocol的数据流检测到了之后输出检测到了的标志done,但是没有输出检测数据,这一篇博客接着设计。原题传送Fsm ps2dataNow that you have a ...

2019-12-07 18:19:07 1660 3

原创 HDLBits 系列(28)PS/2 mouse protocol(PS/2 packet parser)

目录原题复现​审题状态转移图我的设计原题复现原题传送The PS/2 mouse protocol sends messages that are three bytes long. However, within a continuous byte stream, it's not obvious where messages start and end. Th...

2019-12-07 16:02:18 1723

原创 HDLBits 系列(27)孰对孰错 之 Fsm onehot?

目录前言原题复现审题我的设计测试吐槽最后的解决方案前言今天的这个问题,并没有满意的解决,路过的朋友,看出问题所在的,可以给个评论,谢谢。原题复现Fsm onehot下面是一个最基础的状态机的一部分,这是一个题目,我们用最常规的方式来解决它。原题传送审题上图是一个状态转移图,我们用给出的输入输出模型来实现这个状态机,确切的说,这不是一个完整...

2019-12-06 21:00:01 2561 7

原创 HDLBits 系列(26)独热码有限状态机实现的两种方式

目录序言原题复现设计1设计2最后一句话序言这篇博客的标题起的,好像就是为独热码而讨论的,其实不然,下面给出一个题目,用任何方式的状态编码都可以,但是我就想讨论下用独热码来实现。一种写法是上篇博客写的那样,用简单的方式实现状态转移。原题复现先给出原题:The following is the state transition table for a Moo...

2019-12-01 21:12:51 1883

原创 HDLBits 系列(25)独热码有限状态机实现的简单方式

目录原题重现一点解释最终实现原题重现The following is the state transition table for a Moore state machine with one input, one output, and four states. Use the following one-hot state encoding: A=4'b0001, B=4'...

2019-12-01 20:36:11 3075 1

反馈清零以及反馈置数计数器(内含Verilog HDL代码及文档)

任意模值计数器包含反馈清零计数器以及反馈置数计数器等,本文档给出了反馈清零计数器和反馈置数计数器的verilog设计代码以及文档描述,仿真等

2018-05-19

模60计数器(通过计数器级联得到)

下面描述的是一个模60计数器,该计数器通过将模10计数器和模6计数器级联的方式构成,每当模10计数器计数到1001时,模6计数器就会计数加1,直至计数到60时,即模6计数器到达0101、模10计数器到达1001时,计数状态又回到00000000,然后重新计数。

2018-05-19

数字时钟计数器(包含代码及说明文档)

简单的数字时钟计数器,其实现方法也是通过计数器的级联,由两个模60计数器和一个模24计数器子模块共同构成,下面的这段代码采用结构性描述方法,U1,U2,U3为调用的两个模60计数器和一个模24计数器子模块,模60计数器实现分秒的计数,模24计数器实现小时的计数。

2018-05-19

乘法器的verilog HDL设计汇总

从做实验遇到Wallace树乘法器开始,对乘法器的理解受到了阻碍,于是接下来的一个星期,专门研究汇总乘法器的verilog HDL设计,最终算是大概完成。这里给出了7种乘法器的设计。希望遇到问题而无助的你能够找到方向。

2018-05-15

移位相加乘法器的verilog HDL设计代码

从被乘数的最低位开始判断,若为1,则乘数左移i(i=0,1...(WIDTH-1))位后,与上一次和相加;若为0,则乘数左移i位后,以0相加。直至被乘数的最高位。

2018-05-15

流水线乘法器verilog HDL代码设计

多级流水线结构,是一种并行的方式,将相邻的两个部分的结果再加到最终的输出乘积上,即排列成一个二叉树形式的结构。

2018-05-15

串行乘法器verilog HDL设计代码

移位相加法乘法器设计原理是从被乘数的最低位开始判断,若为1,则乘数左移i(i=0,1...(WIDTH-1))位后,与上一次和相加;若为0,则乘数左移i位后,以0相加,直至被乘数的最高位。

2018-05-15

查表法乘法器verilog HDL设计代码及其测试文件

查找表乘法器就是将乘积放在存储器中,将操作数作为地址访问存储器,得到的输出结果就是乘法器的运算结果。这种乘法器的运算速度就等于所使用的存储器的速度,一般用于较小规模的乘法器。

2018-05-15

复数乘法器的verilog HDL设计代码及其测试文件(修改版)

本压缩文件包括复数乘法器以及其测试文件,复数乘法器本身原理简单,但其乘积项运用到了Wallace树乘法器,所以本代码是在Wallace树乘法器的基础上的复数乘法器。

2018-05-15

向量乘法器的verilog HDL设计代码及其测试文件(修改版)

本压缩文件包括向量乘法器以及其测试文件,向量乘法器本身原理简单,但其乘积项运用到了Wallace树乘法器,所以本代码是在Wallace树乘法器的基础上的向量乘法器。

2018-05-15

向量乘法器的verilog HDL设计代码

基于Wallace乘法器生成乘积项,向量乘法器自然而然得到。

2018-05-14

复数乘法器的verilog HDL设计代码

复数乘法器本身十分很简单,这里复数乘法器的乘积项的计算调用了wallace树乘法器,故本乘法器的verilog HDL代码中包括了wallace树乘法器模块。仔细内容请浏览我的博客。

2018-05-14

Wallace树乘法器专题研究

看了很多个博客,看了很多本书,就为了研究一个wallace树乘法器,研究了几天,没有任何一个资源把这个问题写的仔仔细细,明明白白,痛苦万分。功夫不负有心人,经过几天的研究以及同学的帮助,最终解决了这个问题,于是同大家分享。希望你们遇到这个问题能够前进地更容易点。

2018-05-14

Wallace树乘法器verilog代码

在乘法器的设计中采用树形乘法器,可以减少关键路径和所需的加法器单元数目,Wallace树乘法器就是其中的一种。下面以一个4*4位乘法器为例介绍Wallace树乘法器及其Verilog HDL实现。

2018-05-14

巴克码相关器设计

巴克码相关器能够检测巴克码序列峰值,并且能够在1bits错误的情况下检测巴克码序列峰值。

2018-05-05

数字频率计verilog代码

设计一个8位数字显示的简易频率计。能够测试10Hz~10MHz的防波信号。电路的基准时钟为1Hz,要求测量值以8421BCD码形式输出。系统有复位键。

2018-05-05

chapter2_clocks_resets

文中谈到了FPGA以及ASIC设计中的复位策略,对于实际工程实践以及笔试面试还有专业人员阅读都是很好的资料,复位是一个常谈的话题,这个文档就能让你明白复位的设计。

2020-06-10

AN10007-Jitter-and-measurement

时钟抖动问题很常见,也是笔试面试常考的内容,该文档提供了时钟抖动的定义以及测量方式,对于想要了解时钟抖动的学生以及专业人士可以参考。

2020-06-10

Best-FPGA-Development-Practices-2014-02-20

这是一篇讲解FPGA开发的论文,从PCB设计、RTL设计以及FPGA设计的各种流程都有涉及,有兴趣的可以看下!

2020-06-10

aurora_8b10b_0_ex_framing.7z

这是一个用户接口格式为framing格式的aurora协议工程,配合博客使用:https://reborn.blog.csdn.net/article/details/106088264 详细分析在博客上。

2020-05-14

aurora streaming工程例子程序.zip

自己定制的一个通道的aurora IP核生成的例子程序,包含仿真,仅仅是为了学习aurora协议,streaming 用户接口。

2020-05-13

KC705.rar压缩包

资源内容包括Kc705相关资料,原理图(kc705_Schematic_xtp132_rev1_1)(ug810_KC705_Eval_Bd)(ug883_K7_KC705_Eval_Kit)(xapp554-xadc-layout-guidelines)

2019-12-31

阵列信号处理及其MATLAB实现

很多人求之不得的一本书,这本书对于阵列信号处理的学习至关重要,可以这么难说,弄懂了这本书,你的科研道路将会容易很多,但是弄懂也不容易哦。

2018-11-15

Spartan-6 Libraries Guide for HDL Designs

本文档是Spartan-6的设计元素用户手册,包括各种原语,IP核以及硬件宏等底层资源的详细讲解。

2018-08-11

EV10AQ190(ADC采样芯片)数据手册

本ADC采样芯片说明书说明了ADC采样的工作模式,以及一些时序图,对硬件的学习很有帮助!

2018-07-15

西电数值分析ppt合集

数值积分是一门重要的学科,展现了一些列运算的数值计算方法,这些方法可以直接应用到计算机中,例如微积分运算,曾在高等数学中计算的方法,不适合用于编程实现,或者计算机实现,而数值积分正是研究这些问题的,数值积分内容很多,需要认真研究。本教程只包括知识点的介绍,不包括计算机编程的知识。

2018-07-12

数值分析总览

本讲义为数值分析讲义的绪论,大体介绍了数值分析的发展,以及数值分析解决的一些列问题,让我们对数值分析有一个总体的认识,这是后面学习的一个铺垫,同时,本教程也讲了绝对误差,相对误差,有效数字以及它们之间的关系,仔细阅读能让人受益匪浅。

2018-06-28

插值与曲线拟合专题

插值问题和函数逼近问题都可归结为函数逼近问题,本文档重要讲插值法,包括一般插值概念,由于其局限性,由此引申到拉格朗日插值,牛顿插值,分段低次插值等等。

2018-06-28

信号产生器

内含状态转移类型信号产生器、移位寄存器型信号产生器、计数器加组合输出网络类型信号产生器

2018-05-20

8421BCD码计数器(内含文档及Verilog HDL设计代码)

计数器实现的模制为24,clr为异步清零信号,当时钟上升沿到来或clr下降沿到来, clr = 0时,计数器清零为0000_0000。该计数器的计数过程为,当输出信号的低4位(即 dout[3:0])从0000计数到1001后(即十进制的0 ~ 9),高4位(即dout[3:4])计数加1,当计数计到23时(即0010_0011),计数器又清零为0000_0000,然后重新开始计数。

2018-05-19

可逆计数器(内含文档及Verilog HDL设计代码)

可逆计数器是一种双向计数器,可以进行递增计数,也可以进行递减计数,根据计数控制信号的不同,在时钟脉冲的作用下,计数器可以进行加1或减1的操作。 下面描述的是一个位宽为4的可逆计数器,即该计数器在不同控制信号下可以分别实现加法计数和减法计数的功能。

2018-05-19

环形计数器、扭环计数器(内含文档及verilog HDL代码)

移位型计数器包括环形计数器以及扭环计数器,原理差不多,几乎相同,但又各自有各自的精彩之处。本资源包括二者的Verilog HDL设计代码以及文档分析。

2018-05-19

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