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RSS订阅原创 Verilog初级教程（9）Verilog的运算符
不能处理的数据是没有用的，在数字电路和计算机系统中总是需要一些形式的计算，让我们来看看Verilog中的一些运算符，这些运算符可以使综合工具实现相应的硬件元素。
2020-06-27 18:11:25
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原创 Verilog初级教程（8）Verilog中的assign语句
wire类型的信号需要连续赋值。例如，考虑一根电线用于连接面包板上的元件。只要将+5V电池施加在电线的一端，连接在电线另一端的元件就会得到所需的电压。
2020-06-27 17:19:03
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原创 Verilog初级教程（7）Verilog模块例化以及悬空端口的处理
所有的端口声明都隐含地声明为wire，因此在这种情况下端口方向就足够了。然而需要存储值的输出端口应该声明为 reg 数据类型，并且可以在程序块中使用，比如 always 和 initial only。输入或inout类型的端口不能声明为reg，因为它们是由外部连续驱动的，不应该存储值，而是尽快反映外部信号的变化。连接两个不同向量大小的端口是完全合法的，但以向量大小较小的端口为准，而另一个宽度较大的端口的剩余位将被忽略。
2020-06-27 15:11:25
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原创 Verilog初级教程（6）Verilog模块与端口
模块化设计思想是Verilog的核心，也是数字设计的核心，模块化设计就像搭建积木一样搭建数字电路。
2020-06-27 01:48:52
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原创 Verilog初级教程（5）Verilog中的多维数组和存储器
本篇博文进一步延伸，Verilog中也存在多维数组，它对应的硬件逻辑可以是存储器，诸如RAM，ROM，以及FIFO等。
2020-06-26 21:55:04
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原创 Verilog初级教程（4）Verilog中的标量与向量
一个没有指定范围的net或reg声明被认为是1位宽，是一个标量。如果指定了范围，那么net或reg就变成了一个多比特的实体，称为向量。
2020-06-26 20:08:37
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原创 Verilog初级教程（3）Verilog 数据类型
本篇博客讲的是Verilog HDL中的数据类型，我最常用的数据类型，无非就三种，reg、wire，integer；其中integer 主要在for 循环中使用。
2020-06-26 16:45:30
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原创 Verilog初级教程（2）Verilog HDL的初级语法
学习Verilog和学习任何一门编程语言一样，都需要从语法开始，不会语法去学习设计是几乎不可能的，当然从另一门类似语言转来的除外（例如VHDL是你的第一门硬件描述语言）。学会了语法不懂硬件思维也不可以，因为你不能使用软件思维来设计硬件电路。
2020-06-26 15:35:54
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原创 Verilog初级教程（1）认识 Verilog HDL
集成电路的设计经历了从原理图绘制（工程师在纸上绘制晶体管及其连接，以便对其设计，使其可以在硅上制造）到硬件描述语言的转变，这是因为大型的设计，如果使用原理图的方式进行设计会耗费大量的人力、时间和资源等，这催生着硬件描述语言的诞生！
2020-06-25 17:29:00
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原创 FPGA基础知识极简教程（10）二进制到BCD转换算法
Double-Dabble Binary-to-BCD Conversion Algorithm
2020-06-25 01:02:15
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原创 FPGA基础知识极简教程（9）七段数码管显示的Verilog简单设计
七段显示器是FPGA设计人员通常用来向用户显示信息的指示器。在VHDL和Verilog中可以轻松完成将二进制文件转换为兼容七段显示器的代码。有许多应用程序可能需要使用一个或多个八段显示器，例如：* 闹钟* 秒表* 按钮计数指示器* 电压测量（从模拟到数字转换器）
2020-06-21 01:59:41
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原创 Verilog以及VHDL所倡导的的代码准则
1. 提高代码的可读性，使代码易于理解；2. 编写代码的统一性，规范代码设计；3. 使得代码不容易出错。
2020-06-20 16:40:06
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原创 FPGA基础知识极简教程（8）详解三态缓冲器
三态缓冲器可以处于以下三种状态之一：逻辑0，逻辑1和Z（高阻抗）。它们的使用允许多个驱动程序共享一条公共线路。这使得它们在半双工通信中特别有用。让我们首先讨论半双工和全双工通信之间的区别。
2020-06-20 01:45:30
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原创 Verilog设计实例（8）按键防抖设计之软件防抖
使用一种相当简单的方法来查找开关的n个连续稳定读数，其中n是一个从1（完全没有反跳）到看似无穷大的数字。 通常，代码会先检测到跳变，然后开始递增或递减计数器，每次重新读取输入时，直到n达到一些安全的，无抖动的计数。 如果状态不稳定，则计数器会重置为其初始值。
2020-06-19 15:46:05
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原创 Verilog设计实例（7）基于Verilog的数字电子钟设计
基于模块化的设计思想， 采用 Verilog HDL 语言设计一个能进行时、分、秒计时的二十四小时制的数字电子钟， 并具有整点报时功能。 采用数码管进行时间显示，要求显示格式为：小时-分钟-秒钟。
2020-06-17 21:51:43
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原创 FPGA/ASIC初学者应该学习Verilog还是VHDL？
对于FPGA或者ASIC的初学者来说，选择哪种语言貌似应该根据自身的需求而定，例如实验室项目需要使用哪种语言，或者实验室师兄师姐使用了哪种语言，或者导师推荐你学习哪种原因，这都是硬性需求了，因为你需要完成项目的接手，所以必须根据要求而来！但如果你没有这些顾虑呢？该如何做出选择？
2020-06-16 20:10:34
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原创 FPGA基础知识极简教程（7）详解亚稳态与跨时钟域传输
这篇文章主要是对过去对于亚稳态以及跨时钟域传输问题的一次总结，作为这个系列博文的一次梳理吧。注：微信公众号也会更新，欢迎大家关注，我有了新文章会通过微信公众号推送通知大家，让你有选择的看到我的最新动态。
2020-06-16 01:15:10
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原创 移位寄存器专题（verilog HDL设计）
目录移位寄存器简介分类4位右移位寄存器工作原理1、16位右移位寄存器2、16位左移寄存器3、串行输入并行输出寄存器4、并行输入串行输出移位寄存器移位寄存器简介移位寄存器内的数据可以在移位脉冲（时钟信号）的作用下依次左移或右移。移位寄存器不仅可以存储数据，还可以用来实现数据的串并转换、分频，构成序列码发生器、序列码检测器，进行数值运算以及数据处理等，它也...
2020-06-13 23:06:31
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原创 移位寄存器之右移位寄存器（Verilog HDL语言描述）
目录背景测试一Verilog HDL语言描述测试代码仿真波形图测试二Verilog HDL语言描述测试代码仿真图ISE综合RTL Schematic测试三环形移位寄存器（右移）Verilog HDL描述测试代码仿真波形图ISE综合背景之所以单独把这个简单的东西拿出来，就是因为这个东西我可能要用到，不能眼高手低，以为简单就一...
2020-06-13 23:06:24
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原创 【 FPGA 】设计一个通用移位寄存器
通用移位寄存器可以加载并行数据，将其内容向左移位（向高位移）、向右移位（向低位移）或保持原有状态。它可以实现并转串（首先加载并行输入，然后移位）或串转并（首先移位，然后并行输出）。实现这种操作需要两位控制信号ctrl，如下：`timescale 1ns / 1ps////////////////////////////////////////////////////////////////...
2020-06-13 23:05:11
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原创 HDLBits 系列（20）移位寄存器（逻辑移位、算术移位、循环移位）
目录4 bit的右移寄存器设计100 bit循环移位寄存器算术移位寄存器4 bit的右移寄存器设计先给出一个4位右移寄存器的设计题：Build a 4-bit shift register (right shift), with asynchronous reset, synchronous load, and enable.areset: Resets shift r...
2020-06-13 23:04:05
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原创 Verilog设计实例（6）基于Verilog的各种移位寄存器实现
在数字电子产品中，移位寄存器是级联的触发器，其中一个触发器的输出引脚q连接到下一个触发器的数据输入引脚（d）。 因为所有触发器都在同一时钟上工作，所以存储在移位寄存器中的位阵列将移位一个位置。
2020-06-13 23:03:23
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原创 FPGA基础知识极简教程（6）UART通信与移位寄存器的应用
UART（Universal Asynchronous Receiver/Transmitter）代表“通用异步接收器/发送器”，它是由Digital Equipment Corporation的Gordon Bell在1960年代开发的。 “通用”部分是关于数据格式和传输速度是可配置的事实。
2020-06-13 01:28:41
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原创 FPGA基础知识极简教程（5）什么是锁存器以及如何在FPGA开发中避免生成锁存器？
在FPGA设计中永远不要使用锁存器！但好像没人在FPGA设计中故意设计锁存器，那为什么要讨论锁存器呢？话虽如此，虽然你没有有意设计锁存器，但你能保证你的代码中没有锁存器了吗？
2020-06-11 03:28:46
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原创 FPGA/ASIC笔试面试题集锦（1）知识点高频复现练习题
本文其实就是整合了一下去年秋招时总结的笔试题或者各大平台的练习题，只不过去年由于边笔试面试边总结，比较粗糙，这里再次整理润色一下，前人栽树，方便后人乘凉！
2020-06-10 22:11:47
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原创 FPGA基础知识极简教程（4）从FIFO设计讲起之异步FIFO篇
一开始是想既然是极简教程，就应该只给出FIFO的概念，没想到还是给出了同步以及异步FIFO的设计，要不然总感觉内容不完整，也好，自己设计的FIFO模块不用去担心因IP核跨平台不通用的缺陷！那我们开始吧。
2020-06-09 01:46:12
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原创 FPGA基础知识极简教程（3）从FIFO设计讲起之同步FIFO篇
FIFO可以认为是汽车可以驶过的单向隧道。隧道的尽头是一个带门的收费站。门一旦打开，汽车便可以离开隧道。如果那扇门从未打开，而更多的汽车继续进入隧道，那么最终隧道将充满汽车。这称为FIFO溢出，通常这不是一件好事。
2020-06-08 07:47:26
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原创 FPGA基础知识极简教程（2）抛却软件思维去设计硬件电路
学过一门或多门软件语言的数字设计初学者经常会犯一些错误 ，例如硬件语言的并发性，可综合以及不可综合语句区分，循环语句的使用等等。本文的建议将带你区别并扫除这些易错点，助你成为一名优秀的硬件设计师。
2020-06-07 22:49:27
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原创 FPGA基础知识极简教程（1）从布尔代数到触发器
从初学者对数字设计的疑问？到什么是FPGA？什么是ASIC？在到布尔代数如何在FPGA内部实现？最后到数字设计的核心元件触发器？本文将从简洁的角度带你认识这些数字设计的必备基础知识！
2020-06-07 18:16:16
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原创 Verilog设计实例（5）详解全类别加法器（二）
超前进位加法器能够在完全加法器完成其运算之前计算进位。 这比起波纹加法器具有优势，因为它能够更快地将两个数字加在一起。 缺点是需要更多逻辑。
2020-06-05 23:18:23
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原创 Verilog设计实例（4）详解全类别加法器（一）
本文详细地总结了一系列的加法器，包括半加器、全加器、等波纹进位加法器，作为训练材料是一种不错的选择。
2020-06-05 04:05:44
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原创 Verilog设计实例（3）基于Verilog的单端口同步读写RAM设计
为什么要写单端口同步读写RAM呢？没有那么多为什么？就是因为简单、基础，能清晰说明单端口RAM的原理，顺手给出设计，也能说明你的设计基础
2020-06-04 22:24:25
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原创 FPGA设计心得（9）基于DDS IP核的任意波形发生器设计
花了几个小时了解并写了这篇博客，不得不说的是了解的还是皮毛而已，但尽力写的详细点，这比较适合新手，老手可以忽略繁琐的部分。
2020-06-03 22:01:31
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原创 Verilog设计实例（2）一步一步实现一个多功能通用计数器
多功能计数器，英文名为：多功能计数器；所谓多功能，这里包括二进制计数，格雷码计数以及线性反馈移位寄存器（LFSR）三种，本文通过从普通的计数器开始，也就是单个功能的计数器开始，一步一步过渡到多功能计数器。
2020-06-02 22:17:33
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原创 Verilog设计实例（1）线性反馈移位寄存器（LFSR）
LFSR代表线性反馈移位寄存器，它是一种在FPGA内部有用的设计。 LFSR易于合成，这意味着它们占用的资源相对较少，并且可以在FPGA内部以很高的时钟速率运行。
2020-06-01 15:51:50
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原创 FPGA设计心得（8）Verilog中的编译预处理语句
Verilog中编译预处理语句不是一般的语句，Verilog编译器会对其进行预处理，然后预处理的结果和源程序一起进行通常的编译处理。其作用范围从定义开始到文件结束。
2020-06-01 01:40:20
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反馈清零以及反馈置数计数器（内含Verilog HDL代码及文档）
2018-05-19
模60计数器（通过计数器级联得到）
2018-05-19
数字时钟计数器（包含代码及说明文档）
2018-05-19
乘法器的verilog HDL设计汇总
2018-05-15
移位相加乘法器的verilog HDL设计代码
2018-05-15
串行乘法器verilog HDL设计代码
2018-05-15
查表法乘法器verilog HDL设计代码及其测试文件
2018-05-15
复数乘法器的verilog HDL设计代码及其测试文件（修改版）
2018-05-15
向量乘法器的verilog HDL设计代码及其测试文件（修改版）
2018-05-15
复数乘法器的verilog HDL设计代码
2018-05-14
Wallace树乘法器专题研究
2018-05-14
Wallace树乘法器verilog代码
2018-05-14
数字频率计verilog代码
2018-05-05
chapter2_clocks_resets
2020-06-10
AN10007-Jitter-and-measurement
2020-06-10
Best-FPGA-Development-Practices-2014-02-20
2020-06-10
aurora_8b10b_0_ex_framing.7z
2020-05-14
aurora streaming工程例子程序.zip
2020-05-13
KC705.rar压缩包
2019-12-31
Spartan-6 Libraries Guide for HDL Designs
2018-08-11
西电数值分析ppt合集
2018-07-12
数值分析总览
2018-06-28
8421BCD码计数器（内含文档及Verilog HDL设计代码）
2018-05-19
可逆计数器（内含文档及Verilog HDL设计代码）
2018-05-19
环形计数器、扭环计数器（内含文档及verilog HDL代码）
2018-05-19
空空如也
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