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Reborn Lee

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原创 FPGA设计心得（10）关于行为仿真的一点观点

不同仿真平台对极端仿真情况的观点不一致，为了避免这种情况且让仿真有意义，我们需要避开极端的赋值情况。

2020-08-20 20:46:53 3869 1

原创 PCIe例程理解（一）用户逻辑模块（接收）仿真分析

为什么要写这篇博客，是给我自己看的！通过写博客，可以检验自己理解了这个设计没有，这像是一个提问题并自我解读的过程，如果你提出了问题，但发现自己解决不了，那问题就在这里。

2020-08-30 23:58:34 3369 1

原创 Vs code如何快速生成Verilog例化模板

使用Vs code快速生成Verilog例化模板看这里，简单几步，给你惊艳！

2020-08-30 01:27:23 9448 3

原创 Vivado IP核的综合模式：Global以及Out of context的区别理解

在Vivado中使用 "Out-Of-Context"方法的好处是节省了合成时间，无需在每次运行时重新合成IP。

2020-08-29 17:21:50 5735 1

原创 VS Code关联vivado并安装Verilog插件

VS Code可谓是完美的Verilog编辑器，免费使用，关联方便。

2020-08-21 10:14:35 4883 2

原创 Avalon总线基础介绍（数据手册版）之Avalon-MM接口

此文没有个人观点，仅仅是数据手册的阅读，属于记录笔记类，对于实际应用有没有直接的效果处于未知状态，还需实践后总结精华。

2020-08-16 02:46:08 12666 2

原创 SPI通信协议基础

当您将微控制器连接到传感器，显示器或其他模块时，您是否考虑过这两种设备如何相互通信？他们到底在说什么？他们如何互相了解？

2020-08-12 09:01:17 4507 3

翻译高速串行总线系列（6）PCI Express的带宽为什么可以这么大？

PCI Express是一种高速串行连接，其运行方式更像是网络而不是总线。

2020-08-09 02:36:52 3231

原创 Verilog初级教程（23）Verilog仿真中的显示任务

显示系统任务主要用于显示信息和调试信息，从日志文件中跟踪仿真的流程，也有助于更快地进行调试。显示任务有不同的组别和格式，它们可以打印数值。

2020-08-09 02:05:58 4267

原创 Verilog初级教程（22）赋值间延迟语句与赋值内延迟语句

Verilog延迟语句可以在赋值运算符的左侧或右侧指定延迟。

2020-08-09 01:14:34 10223 8

原创 Verilog初级教程（21）Verilog中的延迟控制语句

如果延迟表达式的值为未知值或高阻抗值，将被解释为零延迟。

2020-08-02 23:03:32 8541 5

原创 Verilog初级教程（20）Verilog中的`ifdef 条件编译语句

条件编译可以通过Verilog的 `ifdef 和 `ifndef 关键字来实现。这些关键字可以出现在设计中的任何地方，并且可以相互嵌套。

2020-08-02 18:05:33 27254 1

反馈清零以及反馈置数计数器（内含Verilog HDL代码及文档）

任意模值计数器包含反馈清零计数器以及反馈置数计数器等，本文档给出了反馈清零计数器和反馈置数计数器的verilog设计代码以及文档描述，仿真等

2018-05-19

模60计数器（通过计数器级联得到）

下面描述的是一个模60计数器，该计数器通过将模10计数器和模6计数器级联的方式构成，每当模10计数器计数到1001时，模6计数器就会计数加1，直至计数到60时，即模6计数器到达0101、模10计数器到达1001时，计数状态又回到00000000，然后重新计数。

2018-05-19

数字时钟计数器（包含代码及说明文档）

简单的数字时钟计数器，其实现方法也是通过计数器的级联，由两个模60计数器和一个模24计数器子模块共同构成，下面的这段代码采用结构性描述方法，U1,U2,U3为调用的两个模60计数器和一个模24计数器子模块，模60计数器实现分秒的计数，模24计数器实现小时的计数。

2018-05-19

乘法器的verilog HDL设计汇总

从做实验遇到Wallace树乘法器开始，对乘法器的理解受到了阻碍，于是接下来的一个星期，专门研究汇总乘法器的verilog HDL设计，最终算是大概完成。这里给出了7种乘法器的设计。希望遇到问题而无助的你能够找到方向。

2018-05-15

移位相加乘法器的verilog HDL设计代码

从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...(WIDTH-1)）位后，与上一次和相加；若为0，则乘数左移i位后，以0相加。直至被乘数的最高位。

2018-05-15

流水线乘法器verilog HDL代码设计

多级流水线结构，是一种并行的方式，将相邻的两个部分的结果再加到最终的输出乘积上，即排列成一个二叉树形式的结构。

2018-05-15

串行乘法器verilog HDL设计代码

移位相加法乘法器设计原理是从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...(WIDTH-1)）位后，与上一次和相加；若为0，则乘数左移i位后，以0相加，直至被乘数的最高位。

2018-05-15

查表法乘法器verilog HDL设计代码及其测试文件

查找表乘法器就是将乘积放在存储器中，将操作数作为地址访问存储器，得到的输出结果就是乘法器的运算结果。这种乘法器的运算速度就等于所使用的存储器的速度，一般用于较小规模的乘法器。

2018-05-15

复数乘法器的verilog HDL设计代码及其测试文件（修改版）

本压缩文件包括复数乘法器以及其测试文件，复数乘法器本身原理简单，但其乘积项运用到了Wallace树乘法器，所以本代码是在Wallace树乘法器的基础上的复数乘法器。

2018-05-15

向量乘法器的verilog HDL设计代码及其测试文件（修改版）

本压缩文件包括向量乘法器以及其测试文件，向量乘法器本身原理简单，但其乘积项运用到了Wallace树乘法器，所以本代码是在Wallace树乘法器的基础上的向量乘法器。

2018-05-15

向量乘法器的verilog HDL设计代码

基于Wallace乘法器生成乘积项，向量乘法器自然而然得到。

2018-05-14

复数乘法器的verilog HDL设计代码

复数乘法器本身十分很简单，这里复数乘法器的乘积项的计算调用了wallace树乘法器，故本乘法器的verilog HDL代码中包括了wallace树乘法器模块。仔细内容请浏览我的博客。

2018-05-14

Wallace树乘法器专题研究

看了很多个博客，看了很多本书，就为了研究一个wallace树乘法器，研究了几天，没有任何一个资源把这个问题写的仔仔细细，明明白白，痛苦万分。功夫不负有心人，经过几天的研究以及同学的帮助，最终解决了这个问题，于是同大家分享。希望你们遇到这个问题能够前进地更容易点。

2018-05-14

Wallace树乘法器verilog代码

在乘法器的设计中采用树形乘法器，可以减少关键路径和所需的加法器单元数目，Wallace树乘法器就是其中的一种。下面以一个4*4位乘法器为例介绍Wallace树乘法器及其Verilog HDL实现。

2018-05-14

巴克码相关器设计

巴克码相关器能够检测巴克码序列峰值，并且能够在1bits错误的情况下检测巴克码序列峰值。

2018-05-05

数字频率计verilog代码

设计一个8位数字显示的简易频率计。能够测试10Hz~10MHz的防波信号。电路的基准时钟为1Hz，要求测量值以8421BCD码形式输出。系统有复位键。

2018-05-05

chapter2_clocks_resets

文中谈到了FPGA以及ASIC设计中的复位策略，对于实际工程实践以及笔试面试还有专业人员阅读都是很好的资料，复位是一个常谈的话题，这个文档就能让你明白复位的设计。

2020-06-10

AN10007-Jitter-and-measurement

时钟抖动问题很常见，也是笔试面试常考的内容，该文档提供了时钟抖动的定义以及测量方式，对于想要了解时钟抖动的学生以及专业人士可以参考。

2020-06-10

Best-FPGA-Development-Practices-2014-02-20

这是一篇讲解FPGA开发的论文，从PCB设计、RTL设计以及FPGA设计的各种流程都有涉及，有兴趣的可以看下！

2020-06-10

aurora_8b10b_0_ex_framing.7z

这是一个用户接口格式为framing格式的aurora协议工程，配合博客使用：https://reborn.blog.csdn.net/article/details/106088264 详细分析在博客上。

2020-05-14

aurora streaming工程例子程序.zip

自己定制的一个通道的aurora IP核生成的例子程序，包含仿真，仅仅是为了学习aurora协议，streaming 用户接口。

2020-05-13

KC705.rar压缩包

资源内容包括Kc705相关资料，原理图（kc705_Schematic_xtp132_rev1_1）（ug810_KC705_Eval_Bd）（ug883_K7_KC705_Eval_Kit）（xapp554-xadc-layout-guidelines）

2019-12-31

阵列信号处理及其MATLAB实现

很多人求之不得的一本书，这本书对于阵列信号处理的学习至关重要，可以这么难说，弄懂了这本书，你的科研道路将会容易很多，但是弄懂也不容易哦。

2018-11-15

Spartan-6 Libraries Guide for HDL Designs

本文档是Spartan-6的设计元素用户手册，包括各种原语，IP核以及硬件宏等底层资源的详细讲解。

2018-08-11

EV10AQ190（ADC采样芯片）数据手册

本ADC采样芯片说明书说明了ADC采样的工作模式，以及一些时序图，对硬件的学习很有帮助！

2018-07-15

西电数值分析ppt合集

数值积分是一门重要的学科，展现了一些列运算的数值计算方法，这些方法可以直接应用到计算机中，例如微积分运算，曾在高等数学中计算的方法，不适合用于编程实现，或者计算机实现，而数值积分正是研究这些问题的，数值积分内容很多，需要认真研究。本教程只包括知识点的介绍，不包括计算机编程的知识。

2018-07-12

数值分析总览

本讲义为数值分析讲义的绪论，大体介绍了数值分析的发展，以及数值分析解决的一些列问题，让我们对数值分析有一个总体的认识，这是后面学习的一个铺垫，同时，本教程也讲了绝对误差，相对误差，有效数字以及它们之间的关系，仔细阅读能让人受益匪浅。

2018-06-28

插值与曲线拟合专题

插值问题和函数逼近问题都可归结为函数逼近问题，本文档重要讲插值法，包括一般插值概念，由于其局限性，由此引申到拉格朗日插值，牛顿插值，分段低次插值等等。

2018-06-28

信号产生器

内含状态转移类型信号产生器、移位寄存器型信号产生器、计数器加组合输出网络类型信号产生器

2018-05-20

8421BCD码计数器（内含文档及Verilog HDL设计代码）

计数器实现的模制为24，clr为异步清零信号，当时钟上升沿到来或clr下降沿到来， clr = 0时，计数器清零为0000_0000。该计数器的计数过程为，当输出信号的低4位（即 dout[3:0]）从0000计数到1001后（即十进制的0 ~ 9），高4位（即dout[3:4]）计数加1，当计数计到23时（即0010_0011），计数器又清零为0000_0000，然后重新开始计数。

2018-05-19

可逆计数器（内含文档及Verilog HDL设计代码）

可逆计数器是一种双向计数器，可以进行递增计数，也可以进行递减计数，根据计数控制信号的不同，在时钟脉冲的作用下，计数器可以进行加1或减1的操作。下面描述的是一个位宽为4的可逆计数器，即该计数器在不同控制信号下可以分别实现加法计数和减法计数的功能。

2018-05-19

环形计数器、扭环计数器（内含文档及verilog HDL代码）

移位型计数器包括环形计数器以及扭环计数器，原理差不多，几乎相同，但又各自有各自的精彩之处。本资源包括二者的Verilog HDL设计代码以及文档分析。

2018-05-19

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