DDR学习笔记

最新推荐文章于 2023-06-14 18:49:48 发布
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分类专栏： 嵌入式 arm体系结构
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版权

DDR

15条地址线32k 

128M*2(20)=2(27)




查看6410芯片手册;

5.4.3 DDR/MOBILE DDR SDRAM INITIALIZATION SEQUENCE 

• Program mem_cmd in direct_cmd to ‘2’b10’, which makes DRAM Controller issue ‘NOP’ memory command. 

• Program mem_cmd in direct_cmd to ‘2’b00’, which makes DRAM Controller issue ‘Prechargeall’ memory 

command. 

• Program mem_cmd in direct_cmd to ‘2’b11’, which makes DRAM Controller issue ‘Autorefresh’ memory 

command. 

• Program mem_cmd in direct_cmd to ‘2’b11’, which makes DRAM Controller issue ‘Autorefresh’ memory 

command. 

• Program mem_cmd to ‘2’b10’ in direct_cmd, which makes DRAM Controller issue ‘MRS’ memory command 

− Bank address for EMRS must be set. 

• Program mem_cmd to ‘2’b10’ in direct_cmd, which makes DRAM Controller issue ‘MRS’ memory command. 

− Bank address for MRS must be set. 

0x50000000  0x5FFFFFFF  - -  - - - DRAM Ctrl 1  

示例代码如下：

sratr.S文件

.globl _start

_start:

/*硬件相关设置*/

ldr r0, =0x70000000

orr r0,r0,#0x13

mcr p15,0,r0,c15,c2,4

/*关看门狗*/

ldr r0,=0x7E00400

mov r1,#0

str r1,[r0]

/*初始化时钟*/

bl clock_init

/*为C函数准备环境*/

ldr sp,=8*1024

bl sdram_init

/*重定位代码*/

adr r0,_start /*取得_start指令当前所在位置*/

ldr r1,=_start /*_start 的链接地址*/

ldr r2,=bss_start /*bss段的起始地址*/

cmp r0,r1 /*比较两寄存器的值*/

beq clean_bss /*如果两个值相同，跳转到clean_bss*/

copy_loop:

ldr r3,[r0],#4

str r3,[r1],#4

cmp r1,r2

bne copy_loop

/*清除bss段*/

clean_bss:

ldr r0,=bss_start

ldr r1,=bss_end

mov r3,#0

cmp r0,r1

beq on_ddr

clean_loop:

str r3,[r0],#4

cmp r0,r1

bne clean_loop

/*调用C函数*/

on_ddr:

ldr pc,=main /*pc等于main的链接地址*/

clock.S文件

#define APLL_CLOCK 0x7e00f000

#define MPLL_CLOCK 0x7e00f004

#define EPLL_CLOCK 0x7e00f008

#define LOCK_TIME 0xffff

#define OTHERS 0x7e00f900

#define CLK_DIV0 0x7e00f020

#define CLK_SRC 0x7e00f01c

.text

.global clock_init

clock_init:

/*设置lock_time*/

ldr r0,=APLL_CLOCK

ldr r1,=LOCK_TIME

str r1,[r0] /*APLL_LOCK*/

str r1,[r0,#4] /*MPLL_LOCK*/

str r1,[r0,#8] /*EPLL_LOCK*/

/*当cpu时钟!=HCLK时，设置为异步模式*/

ldr r0,=OTHERS

ldr r1,[r0]

bic r1,#0xc0

str r1,[r0]

loop1:

ldr r0,=OTHERS

ldr r1,[r0]

and r1,#0xf00

cmp r1,#0

bne loop1

#define ARM_RATIO 0

#define HCLKX2_RATIO 1

#define HCLK_RATIO 1

#define PCLK_RATIO 3

#define MPLL_RATIO 0

ldr r0,=CLK_DIV0

ldr r1,=(ARM_RATIO)|(MPLL_RATIO<<4)|(HCLK_RATIO<<8)|(HCLKX2_RATIO<<9)|(PCLK_RATIO<<12)

str r1,[r0]

/*配置时钟 apll mpll epll*/

#define SDIV 1

#define PDIV 3

#define MDIV 266

#define PLL_ENABLE (1<<31)

#define APLL_VAL ((SDIV<<0)|(PDIV<<8)|(MDIV<<16)|(PLL_ENABLE))

#define MPLL_VAL APLL_VAL

#define EPLL0_VAL ((2<<0)|(1<<8)|(32<<16)|PLL_ENABLE)

#define EPLL1_VAL (0)

#define APLL_CON 0x7e00f00c

#define MPLL_CON 0x7e00f010

#define EPLL_CON0 0x7e00f014

#define EPLL_CON1 0x7e00f018

ldr r0,=APLL_CON

ldr r1,=APLL_VAL

str r1,[r0]

ldr r0, =MPLL_CON

ldr r1, =MPLL_VAL

str r1, [r0]

ldr r0, =EPLL_CON0

ldr r1, =EPLL0_VAL

str r1, [r0]

ldr r0, =EPLL_CON1

ldr r1, =EPLL1_VAL

str r1, [r0]

/*选择PLL的输出作为时钟源*/

ldr r0, =CLK_SRC

mov r1, #7

str r1, [r0]

mov pc, lr

Common.h文件

#ifndef __COMMON_H

#define __COMMON_H

#define vi *( volatile unsigned int * ) 

#define set_zero( addr, bit ) ( (vi addr) &= ( ~ ( 1 << (bit) ) ) )

#define set_one( addr, bit ) ( (vi addr) |= ( 1 << ( bit ) ) )

#define set_bit( addr, bit, val ) ( (vi addr) = (( vi addr)&=(~(1<<(bit))) ) | ( (val)<<(bit) ) )

#define set_2bit( addr, bit, val ) ( (vi addr) = (( vi addr)&(~(3<<(bit))) ) | ( (val)<<(bit) ) )

#define set_nbit( addr, bit, len,  val ) \

( (vi addr) = ((( vi addr)&(~(( ((1<<(len))-1) )<<(bit))))  | ( (val)<<(bit) ) ))

#define get_bit( addr, bit ) ( (( vi addr ) & ( 1 << (bit) )) > 0  )

#define get_val( addr, val ) ( (val) = vi addr )

#define read_val( addr ) ( vi ( addr ) )

#define set_val( addr, val ) ( (vi addr) = (val) )

#define or_val( addr, val ) ( (vi addr) |= (val) ) 

/**********************************************/

typedef unsigned char u8;

typedef unsigned short u16;

typedef unsigned int u32;

// function declare

int delay( int );

#endif /* __COMMON_H */

Sdram.c文件

#include "common.h"

#define MEMCCMD 0x7e001004

#define P1REFRESH 0x7e001010

#define P1CASLAT 0x7e001014

#define MEM_SYS_CFG 0x7e00f120

#define P1MEMCFG 0x7e00100c

#define P1T_DQSS 0x7e001018

#define P1T_MRD 0x7e00101c

#define P1T_RAS 0x7e001020

#define P1T_RC 0x7e001024

#define P1T_RCD 0x7e001028

#define P1T_RFC 0x7e00102c

#define P1T_RP 0x7e001030

#define P1T_RRD 0x7e001034

#define P1T_WR 0x7e001038

#define P1T_WTR 0x7e00103c

#define P1T_XP 0x7e001040

#define P1T_XSR 0x7e001044

#define P1T_ESR 0x7e001048

#define P1MEMCFG2 0X7e00104c

#define P1_chip_0_cfg 0x7e001200

#define P1MEMSTAT 0x7e001000

#define P1MEMCCMD 0x7e001004

#define P1DIRECTCMD 0x7e001008

#define HCLK 133000000

#define nstoclk(ns) (ns/( 1000000000/HCLK)+1)

int sdram_init( void )

{

// tell dramc to configure

set_val( MEMCCMD, 0x4 );

// 设置refresh period

set_val( P1REFRESH, nstoclk(7800) );

// 设置时序

set_val( P1CASLAT, ( 3 << 1 ) );  

set_val( P1T_DQSS, 0x1 ); // 0.75 - 1.25

set_val( P1T_MRD, 0x2 );

set_val( P1T_RAS, nstoclk(45) );

set_val( P1T_RC, nstoclk(68) );

u32 trcd = nstoclk( 23 );

set_val( P1T_RCD, trcd | (( trcd - 3 ) << 3 ) );

u32 trfc = nstoclk( 80 );

set_val( P1T_RFC, trfc | ( ( trfc-3 ) << 5 ) );   

u32 trp = nstoclk( 23 );

set_val( P1T_RP, trp | ( ( trp - 3 ) << 3 ) ); 

set_val( P1T_RRD, nstoclk(15) );

set_val( P1T_WR, nstoclk(15) );

set_val( P1T_WTR, 0x7 );

set_val( P1T_XP, 0x2 );

set_val( P1T_XSR, nstoclk(120) );

set_val( P1T_ESR, nstoclk(120) );

// 设置mem cfg 

set_nbit( P1MEMCFG, 0, 3, 0x2 );  /* 10 column address */

/* set_nbit: 把从第bit位开始的一共len位消零，然后把这几位设为val */

set_nbit( P1MEMCFG, 3, 3, 0x2 );  /* 13 row address */

set_zero( P1MEMCFG, 6 );   /* A10/AP */

set_nbit( P1MEMCFG, 15, 3, 0x2 ); /* Burst 4 */

set_nbit( P1MEMCFG2, 0, 4, 0x5 );

set_2bit( P1MEMCFG2, 6, 0x1 ); /* 32 bit */

set_nbit( P1MEMCFG2, 8, 3, 0x3 ); /* Mobile DDR SDRAM */

set_2bit( P1MEMCFG2, 11, 0x1 );

set_one( P1_chip_0_cfg, 16 ); /* Bank-Row-Column organization */

// memory init

set_val( P1DIRECTCMD, 0xc0000 ); // NOP

set_val( P1DIRECTCMD, 0x000 ); // precharge

set_val( P1DIRECTCMD, 0x40000 );// auto refresh

set_val( P1DIRECTCMD, 0x40000 );// auto refresh

set_val( P1DIRECTCMD, 0xa0000 ); // EMRS

set_val( P1DIRECTCMD, 0x80032 ); // MRS

set_val( MEM_SYS_CFG, 0x0 );

// 设置内存控制器(dramc)状态为go

set_val( P1MEMCCMD, 0x000 );

// 准备就绪

while( !(( read_val( P1MEMSTAT ) & 0x3 ) == 0x1));

}

Led.c

void delay(){

        volatile int i=0x10000000;

        while (i--);

}

int main(){

        int i=0;

        volatile unsigned long *gpkcon=(volatile unsigned long *)0x7F008800;

        volatile unsigned long *gpkdat=(volatile unsigned long *)0x7F008808;

        *gpkcon=0x11110000;

        while(1){

                *gpkdat=i;

                i++;

                if(i==16)

                        i=0;

                delay();

        }

        return 0;

}

Led.lds文件

SECTIONS 

{

    . = 0x50000000;

    .text : 

    { 

        start.o 

        * (.text)

    } 

    

    . = ALIGN(4);

    .rodata :

    {

     * (.rodata)

    }

    

    . = ALIGN(4);

.data :

{

* (.data)

}

    . = ALIGN(4);

    

    bss_start = . ;  /* 0x50000450 */

    

.bss :

{

* (.bss)     /* i */

* (.common)

}

bss_end = . ;   /* 0x50000450 */

}

Makefile文件

led.bin : start.o clock.o sdram.o led.o

arm-linux-ld  -T led.lds -o led.elf $^

arm-linux-objcopy -O binary led.elf led.bin

arm-linux-objdump -D led.elf > led.dis

%.o : %.S

arm-linux-gcc -g -c -O2 -o $@ $^

%.o : %.c

arm-linux-gcc -g -c -O2 -o $@ $^

clean:

rm -f *.o *.bin *.elf *.dis

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DDR2 controller的参数设置
07-23
Memory vendor：DDR2 SDRAM的生产厂商，这里为Micron。 Memory format：这里选择离散原件，还有一种是DIMM。 Maximum memory frequency: DDR2 SDRAM的最大速率，这里只的是时钟的频率，查阅器件手册，数据速率为533MHZ，那么时钟频率取一半即267MHZ。 Colum address width，Row address width，Bank address width：这三个参数都可以查阅器件手册得到。 Chip selects per DIMM：因为是Discrete divice这里不管它。 DQ bits per DQS bit：将DQ进行分组，每8个一组被1个DQS驱动，所以设为8。32位的接口就有4组。 Precharge address bit：查阅DDR2 SDRAM的书册，在对某一个bank或所有bank进行Precharge的时候，有地址选择，A0-A9选择row地址，A10如果为低，表示对某一bank进行Precharge，bank由bank0/1信号线确定，如果A10为高电平，表示对所有bank进行Precharge。所以这里设置为10. Drive DM pins from FPGA: DM is an input mask signal for write data.它要与DQ、DQS同步进行。这里选择Yes
DDR3 CONTROLLER-PHY物理层
weixin_44101336的博客
05-24 4478
DDR3 PHY:主要是用来实现串并转换，以及将controller的命令按照一定时序要求输出到DDR； controller构架： 1、控制器频率100mhz；DDR3工作频率400mhz；传输速率800mhz； 2、AXI接口32bit，突发长度 8；DDR3使用容量为2048Mbit模型文件，数据宽度16bit； 3、具有一定的指令优化功能（暂时没写到那），这里很大； 4、PHY文件使用XLINX串并转换原语，将一次储存的128bit数据分为8次，每次16bit传输出去；使用并串语句将DDR每次的16
DDR-SDRAM技术原理总结
ctbinzi的专栏
06-14 2452
DDR SDRAM 全称： Double Date Rate Synchronous Dynamic Random Access Memory先说RAM（Random Access Memory），字面意思：随机访问存储器，其特点是可任意访问一个内存地址，其访问时间是一样的（相对于RAM出现之前的卡带和硬盘）。进一步DRAM（Dynamic Random Access Memory），与其相对应的是SRAM（Staic Random Access Memory），两者区别在于物理结构不一样，SRAM使用4-
31. DDR内存基本原理-5
我思故我在！
12-19 1063
Memory的四个device的IO是并排在一起的，组成32位的数据总线，连接到CPU的DMC（动态内存控制器） Memory的4个片选是接在一起的，即一次，四个chip全部被选中 128M x 8 I/Os 是由芯片选型决定的。 一个device由8个bank组成，与前面的RANK不同，这8个bank是并联在一起的.而不是并排（由Device构成的Bank是并排在一起的，一次性操作32位）。 一个device 8位数据宽度，每个bank的总线宽度都是8位，它们是通过总线并联在一起的。即在一..
DDR知识补遗
jia_weihui的博客
12-24 723
为了速率的提升，在SDRAM读取数据时，把同步时钟的上升沿和下降沿都利用上，这样速率会比SDRAM快一倍，于是就有了DDR内存，图中的CAS-2指的是RAS与CAS之间延时两个周期。如上图DRAM的内部结构，当对DRAM进行读操作时，wrod Line选通，Sense感知Bit Line上的电平，（此时Bit Line上的值代表电容记录的状态），当对DRAM写时，Word Line选通，Bit Line上是要写的内容（根据Bit Line上的“0”，“1”通电容进行充放电），电容的状态需要不断刷新来保持。
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内存学习笔记-DDR ,DRAM,DIMM，CHIP
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Linux-uboot-学习笔记（8）：uboot启动内核
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Linux-uboot-学习笔记（8）：uboot启动内核 uboot启动时，在执行到theKernel指针时即跳转到内核执行，也就标志着uboot的结束。在此之前uboot要进行内核启动的最后准备：从内核镜像的部署位置将内核搬移到DDR中，校验...
电脑DDR4内存条电路设计资料 包含原理图及PCB
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电脑DDR4内存条电路设计资料 包含原理图及PCB
DDR4内存条PCB.rar
11-24
单条DDR4 DIMM条的电路图和PCB，用来查看DDR4原理和布线，用来验证DDR4的走线，是学习DDR4原理布线的重要参考资料
DDR3 controller 之储存器介绍
weixin_44101336的博客
07-04 2275
DDR3 SDRAM 接口信号：特别重要，物理层的时序转化就得跟着它来； DDR3操作流程：DDR3 SDRAM 操作流程 如图所示，是 DDR3 颗粒内部单个 Bank 的状态机命令跳转过程。由于 DRAM电容充放电读写数据的关系，每一个命令之间的跳转必须满足特定的时间参数，对DDR3 颗粒的读写就是要玩转这些时间参数，使 DDR3 颗粒内部的状态机运行起来。下图的实线箭头代表了状态之间通过命令使能进行跳转，虚线箭头代表状态机自动跳转。可以看到， DDR3 SDRAM 首先要经过上电复位和初始化过程，这
DDR controller 验证平台以及功能测试用例
weixin_44101336的博客
07-05 1987
DDR controller 验证平台以及功能测试用例 验证点： （1）DDR3协议验证 1、上电初始化和模式寄存器配置是否成功 2、刷新操作是否完成 3、进入、退出自刷新模式是否成功 为了降低内存在无读写操作时的功耗， 同时能够保存数据， 控制器发送自刷新命令使内存进入自刷新状态。 内存在进入自刷新模式之前处于空闲状态， 在内存时钟上升沿， cke 信号从高电平变为低电平，此时 cs_n、 ras_n、 cas_n保持低电平， we_n 信号保持高电平， 满足进入自刷新状态条件。在时钟上升沿 cke 从低
ddr sdram self-refresh & auto-refresh
tronteng的专栏
08-06 5188
以下是EDD5116AFTA数据手册的摘录。不过看过了还是不太明白二者的区别。 self-refresh: Self-refresh entry [SELF] This command starts self-refresh. The self-refresh operation continues as long as CKE is held low. 只要CKE为低就开始自刷新/
自刷新模式与断电模式之间的区别
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Hierro的DDR世界
05-04 1万+
1 概述1.1 自刷新模式（Self Refresh Mode）DDR4 SDRAM中自刷新超市是用来保存存储阵列中的数据，即使在系统中其他的部分都已经断电的情况下，仍可以保持其功能。DRAM内部存在一个计数器来调整自刷新操作。在执行SRE命令之前，DRAM中的所有Bank都必须处于IDLE状态，即需要执行PRE ALL命令。SRE命令的定义是在时钟上升沿时，CS_n, RAS_n/A16, CAS
DDR的Controller、Channel、Chip、Rank、Bank、Row、Column、Sided、Dimm
张飞online博客
11-05 1万+
DDR的Controller、Channel、Chip、Bank、Rank、Row、Column、Sided、Dimm
XLINX系列之Zynq-7000系列DDR内存控制器详解
JY6669991010的博客
11-24 3623
DDR内存控制器支持DDR2，DDR3，DDR3L和LPDDR2设备，包括三个主要块：AXI存储器端口接口（DDRI），带有交易调度器（DDRC）的核心控制器和具有数字PHY（DDRP）的控制器。它具有四个64位同步AXI接口的DDRI块接口，可同时为多个AXI主机提供服务，每个AXI接口都有自己的专用交易FIFO。DDRC包含两个32输入内容可寻址存储器（CAM），以执行DDR数据服务调度，以最大限度地提高DDR内存效率。它还包含用于低延迟通道的飞频通道，以允许访问DDR存储器而不通过凸轮。
深入浅出DDR系列(二)--DDR工作原理
生活需要深度
01-09 1916
如果没有采用bank，假设我们现在要读取01-08地址的数据，当读取01的地址后，要等这个bank自刷新后才能读取02地址的值，而采用8个bank之后，没有这类问题，例如我们读取完01地址之后，那么读取02，因为02与01的控制方式不同，所以对于这段时间01可以后台的完成自刷新，依次类推，那么就可以很好的解决动态内存需要刷新的问题。同时，由于内部的一些部件可能会被多个操作使用，例如读数据和写数据都需要用到部分 IO 电路，因此多个不同的操作通常不能同时进行，也需要遵守一定的时序。
DDR controller控制器之AXI接口模块设计
weixin_44101336的博客
07-04 3543
1、设计方案 该模块是AXI接口与DDR3控制器的访问接口，属于AXI slave。主机AXI master通过发送对应的读写地址和对应的读写数据，这些地址和数据通过异步FIFO缓存模块进行跨时钟域的处理和起到提高总线访问带宽的作用。 axi接口模块将写命令通道的写地址（row、bank、col）、axi_awburst、axi_awsize、axi_awlength、axi_awid、读写标志拼接成一个数据帧存到AW_FIFO中；将读命令通道的读地址（row、bank、col）、axi_arsize、ax
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