DDR学习第一趴
本部分主要做基础概念介绍,争取达到阅读完此小节,可以对DDR的相关概念有基本认知
1. 常规名词介绍
- 流程概念理解
名词 | 说明 |
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BL | Burst length,突发长度,突发是指同一行中相邻的存储单元连续进行数据传输的方式,连续传输所设计到存储单元(列)的数量就是突发长度(SDRAM),在DDR SDRAM中指连续传输的周期数 |
Bank | SDRAM中的基本单元,一个bank代表一个行列组成的基本单元,一般都是8bank结构 |
RAS | Row Address Strobe 行地址选择脉冲 |
CAS | Column Address Strobe 列地址选择脉冲 |
Percharge | 预充电,对已经激活的行进行,即表示操作结束 |
ODT | on die termination |
- 与时间相关的名词理解
名词 | 说明 |
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AL | additive latency,用来Hold住Command直到真正将Command送到Device |
CL | CAS Latency,CAS潜伏期,指从列地址有效到第一个有效数据输出之间的时间 |
RL | Read Latency,读取潜伏期,AL+CL |
WL | Write Latency,写操作潜伏期,即有效写命令到第一个有效数据写入的时间延时 |
CWL | CAS Write Latency,列地址有效到第一个有效数据写入 |
tRP | Percharge command period,预充电有效周期,单位为时钟周期数 |
tRCD | RAS to CAS Delay,RAS到CAS的延时 |
tACmax | Access Time,存取时间,完成一次数据存取所用的平均时间,单位ns |
tCH | clk high-level width,时钟周期高电平时宽 |
tCL | clk low-level width,时钟周期低电平时宽 |
tWR | 写操作完成到允许发送下一个有效命令的延时时间 |
tRAS | Active to Precharge Command,激活状态到预充电完成所需要的时间 |
tRC | act to act,打开两个不同的行所需要的最小时间 |
tDQSS | Write Command to the first corresponding rising edge of DQS |
tRPRE | DQS differential read preamble 前同步 |
tRPST | DQS differential read postamble 后同步 |
2. 接口信号介绍
本部分以DDR3的为例,介绍相关接口信号:
其中电源信号:
其中clk相关信号:
其中CA相关信号:
其中DQ相关信号:
大体就是这个样子,相关信号概念等需要结合spec一起来看才有意义;