基于Faddeev算法的卡尔曼滤波FPGA实现——QMJ

本文介绍了使用Faddeev算法在FPGA上实现卡尔曼滤波的过程,包括设计目的、算法原理、实现步骤和实验结果。通过Verilog实现了2*2矩阵的Faddeev算法,应用于卡尔曼滤波,实验表明算法计算结果正确,但处理每个数据需要约44微秒,尽管如此,其通用性强。
摘要由CSDN通过智能技术生成

一、设计目的

(1) 使kalman滤波程序中数据计算流程模块化,结构清晰。
(2) 使verilog程序可以完成矩阵之间加、减、乘和求逆运算。
(3) 运用求解矩阵舒尔补方法设计Faddeev算法。

二、设计思路及算法原理

  运用Faddeev算法搭建出流水线脉动阵列(PSA),该阵列通过高斯消元方式求解出矩阵的舒尔补。
  Faddeev算法是将四个输入矩阵A、B、C和D组合成一个新的矩阵M,然后对矩阵进行高斯消元法进行矩阵求解。其中A为非奇异矩阵,设矩阵M为
在这里插入图片描述
  Faddeev算法是通过对矩阵M进行矩阵行变换,使M变为上三角矩阵,-C变为零矩阵
在这里插入图片描述
  对M矩阵进行矩阵变换,得到矩阵E,式
在这里插入图片描述
(A的Schur)。
  只要A、B、C和D矩阵给定,矩阵E就能通过Faddeev算法计算出来。故只要恰当的选择A、B、C和D,就可以实现矩阵加、减、乘和求逆等运算。图1每个式子的左端四个

  • 0
    点赞
  • 6
    收藏
    觉得还不错? 一键收藏
  • 6
    评论
评论 6
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值