SPI相关总结（主要关于CPOL/CPHA）

参考： SPI总线之CPOL CPHA_jianjewl的博客-CSDN博客_spi-cpol

在调试NRF24L01时发现SPI读写他的寄存器失败，查找原因发现是SPI配置错误，现总结记录一下：

1.如上图，配置STM32时，需要配置的SPI相关参数

• SPI_Direction：SPI通讯方向，可配置双线全双工、双线只接收、单线只接收、单线只发送模式；
• SPI_Mode：SPI的工作模式，即工作在主机模式或从机模式。若工作在从机模式，则SCK信号由外部提供；
• SPI_DataSize：通讯的数据帧大小，可选8位或16位；
• SPI_CPOL：时钟极性，配置空闲状态时的SCK电平；
• SPI_CPHA：时钟相位，配置数据采样时刻，可配置在每个时钟周期的第1个或第2个边沿进行采样；
• SPI_NSS：配置NSS引脚的使用模式，可配置为硬件模式或软件模式。软件模式即是普通的GPIO口，人工拉高或置低其电平；
• SPI_BaudRatePrescaler：波特率分频因子，分频后的时钟即为SPI的SCK信号线的时钟频率；
• SPI_FirstBit：串行通讯中总会牵扯到MSB（高位）先行还是LSB（低位）先行的问题，可以用这个结构体成员进行配置；
• SPI_CRCPolynomial：CRC校验，若使用CRC，则可计算CRC的值。

2.具体总结一下SPI_CPOL和SPI_CPHA

两个通过SPI通信的设备，需要提前协商好时钟，协商好什么时候采样。比如从设备最大支持10MHz的时钟，那么主设备SCLK频率就不能大于10MHz；然后什么时候采样呢？一般是在时钟的上升沿或下降沿时进行采样，那CPOL和CPHA就是协商具体是在上升沿还是下降沿的。

1）CPOL:Clock Polarity（时钟极性）

介绍时钟极性前，先说明什么是SCLK时钟的空闲时刻（IDLE），就是当SCLK在发送8个bit数据之前和之后的状态，与此对应的，SCLK在发送数据的时候就是正常工作的时候，有效（active）的时刻了。

现在解释时钟极性：Clock Polarity = IDLE state of SCK，也就是说，SPI的CPOL表示当SCLK空闲时，其电平是高电平1还是低电平0：当SCLK空闲时是低电平，那么CPOL=0 （高电平有效，active-high）；当SCLK空闲时是高电平，那么CPOL=1(低电平有效，active-low);

2）CPHA:Clock Phase（时钟相位）

相位，对应着数据采样是在第几个边沿（edge）,是第一个边沿还是第二个边沿，0对应着第一个边沿，1对应着第二个边沿。

CPHA=0，表示第一个边沿采样

对于CPOL=0，idle时为低电平，第一个边沿就是从低变到高，是上升沿，所以是上升沿采样。

对于CPOL=1，idle时为高电平，第一个边沿就是从高变到低，是下降沿，所以是下降沿采样。

CPHA=1，表示第二个边沿采样

对于CPOL=0，idle时为低电平，第二个边沿就是从高变到低，是下降沿，所以是下降沿采样。

对于CPOL=1，idle时为高电平，第二个边沿就是从低变到高，是上升沿，所以是上升沿采样。

（注：采样 = sample = read = latch = capture strobe）

举例1：nrf24l01的SPI时序图如下，看图可知SCK空闲时为低电平，所以 CPOL=0，在第一个边沿时采样比较合适所以 CPHA=0

举例2：W5500的SPI时序图如下，看图可知SCK空闲时有两种情况，SCK空闲为低电平时， CPOL=0,第一个边沿采样， CPHA=0；SCK空闲为高电平时， CPOL=1,第二个边沿采样， CPHA=1;