1、信号长度不匹配在verilog中也可以编译通过,但是由于某些信号没有驱动会导致在map的时候删掉了一些逻辑导致不通过。
唉,灵活也有灵活的坏处。
时刻检测信号长度是否匹配。
在声明wire和reg时,要求所有bus都要体现在注释中,即:
wire [31:0] w1;//bus [31:0]
如果不匹配,左值位宽如果大于右值,那么左值就会高位填零;左值如果小于右值,那么左值取得是右值的低若干位。
2、
4’b1=0001不是
1、信号长度不匹配在verilog中也可以编译通过,但是由于某些信号没有驱动会导致在map的时候删掉了一些逻辑导致不通过。
唉,灵活也有灵活的坏处。
时刻检测信号长度是否匹配。
在声明wire和reg时,要求所有bus都要体现在注释中,即:
wire [31:0] w1;//bus [31:0]
如果不匹配,左值位宽如果大于右值,那么左值就会高位填零;左值如果小于右值,那么左值取得是右值的低若干位。
2、
4’b1=0001不是