1. verilog与system verilog的关系

蒙牛酸酸乳吖

已于 2022-06-23 17:04:07 修改

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分类专栏：硬件编程文章标签：开发语言

于 2022-06-23 12:31:04 首次发布

本文链接：https://blog.csdn.net/sdl0358/article/details/125424760

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system verilog 是Verilog的扩展延伸，更适合可重用的IP设计，特大型千万门级基于IP的系统级设计和验证
与传统的电路原理图输入法相比，verilog与其工艺无关
Verilog以及扩展的system Verilog 是设计可重用IP,软核，固核和验证用虚拟核所必须的语言
SystemVerilog增加了对于面向对象技术（Object Orientated Programming，OOP）的支持从而更加适合于EDA仿真验证。
SystemVerilog语言增强的关键就是class，基于class构建测试平台更符合当今验证环境越来越复杂的现状。
目前工业界最通用的UVM就是提供了一些用于创建通用测试平台的SystemVerilog基类库，这个基类库可以在任何支持IEEE 1800标准的仿真器上运行。
class是所需要创建对象的模板，只有在实际创建对象的时候才会占用内存，当该对象不被使用后就会自动被后台进程回收内存。class中定义了成员变量和方法，这个方法可以是不消耗时间的function，也可以是消耗时间的task。
在创建类对象之前，这个类的定义必须要已经存在于内存当中，因此在SystemVerilog测试平台中需要在module中定义不同验证组件类，因为module中存在的都是静态对象，其在仿真过程中会一直存在。同理，一个class定义中不能包含一个module。因为class是动态对象，会在仿真过程中被回收。