CLB模块是可配置的逻辑块，和FPGA的CLB有些不同。
全局框图
下图是CLB模块在系统中的交互，图中CLB XBAR和TILE是CLB。从049中有4个CLB，也就是TILE1-4。
下图是CPU和CLB交互的示意图。
下图是CLB的时钟。
TILE子模块
下图是CLB Tile的内部子模块框图。
从上图可以看到CLB有1个HLB，3个counter，3个LUT4，3个FSM，8个OUTLUT。输入由可配置的交换块来选择。
参考文档：
TMS320F28004x Real-Time Microcontrollers Technical Reference Manual (Rev. G)
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