配置vertex-5 XC5VLX220T FPGA, 实现CPU到ax88180和S1R72V17 USB芯片逻辑电路的连通

FPGA的配置工作主要有两部分，连接CPU与AX88180，和连接CPU与S1R72V17。

 

连接CPU与AX88180
CPU与AX88180的连接可以参考AX88180 datasheet上的附录A，采用32bit数据线连接方式：
 
主要是32位数据线与CPU DATA线相连，地址线与地址线相连。同样的，分别连接片选，读，写使能，中断和复位线。

 

连接CPU与S1R72V17
同样的，连接方式在S1R72V17 datasheet上有参考。 S1R72V17的连接方式很多，有16bit strobe， 16bit XBEH/XBEL模式，8bit 模式。在此我们采用16bit XBEH/XBEL模式，与另外两种模式不同的是连接16bit数据线并且使用高低字节写入信号。连接参考图如下：
 

 

对于数据线双向端口的处理
双向端口顾名思义是一种既可以作为输入端口接收数据,也可以作为输出端口发出数据,它对数据的操作是双向的。 比如某个设计需要一个16 位的数据输入口和一个16 位的数据输出口,并且数据输入和输出不会同时发生。 如果数据输入口和输出口分别设计则需要32根数据线,而用双向端口来设计,则只需要16 根数据线,这样就节省了16 根数据 线引脚。

FPGA 中是通过对三态门控制来实现双向端口的，硬件描述图如下：
 
当z=0 时,上面输出的管子开通,此时数据可以从上面的管子中输出,这时双向端口就作为输出口;当z=1 时,上面的管子被置为高阻态,数据不能从上面的管子输出,此时数据只可以从下面的管子由外向内输入,这时的双向端口是输入口。

对于双向端口的VHDL语言描述实现，主要是要注意给输出信号加上条件判断，同时注意在不输出是给予高阻输入。双向端口的基本形式为：
ENTITY bidir_pin IS ( bidir : INOUT std_logic; oe, clk, from_core : IN std_logic; to_core : OUT std_logic; …… END bidir_pin; ARCHITECTURE behavior OF bidir_pin IS BEGIN bidir <= from_core WHEN oe=‘1’ ELSE “ZZZZ”; to_core <= bidir; END behavior;

 

首先，在端口申明中要注意申明bidir为 INOUT 类型，bidir输出加入条件信号oe=’1’， 其次非输出条件下高阻输入，最后把端口的输入信号引出为to_core。

本课题中，为了实现CPU端，AX88180端，S1R72V17端的双端口，需要使用三个使能信号分别控制三个三态门。此处三个使能信号分别为：cpu_bus_buft， cpu_rd_usb，cpu_rd_88180
cpu_rd_usb=0时数据输出到ax88180 IO口否则输入高阻，cpu_bus_buft=1时数据输出到CPU IO，否则为高阻，cpu_rd_usb=0时数据输出到S1R72V17否则为高阻。如下图所示

 

各控制信号按以下方式形成：

 

 

 

同时，USB_to 2442，LD88180_to_2442两个信号根据片选赋值给LDATA_to_2442。如果片选5选中，则将LD88180输出给LDATA_to_2442, 否则如果片选3选中，则将USB_to_2442输出给LDATA_to_2442，再否则输入高阻。用VHDL语言实现就是：

LDATA_to_2442(31 downto 0) <= LD88180_to_2442(31 downto 0) WHEN LnGCS5='0' ELSE