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RSS订阅原创 九、PCI总线的纠错功能
PCI总线为奇偶位和其它系统错误提供了检测和报告措施。同时，这种纠错功能也覆盖了从不关心错误的设备的检测、标识和恢复，从而使得此类设备可以从奇偶错误中恢复出来，不至于影响它们的操作，因此，所有的目标设备都应能在各种传输中产生奇偶位，以满足检测、标识和恢复的灵活性。...
2020-07-25 18:29:13
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原创 八、PCI总线的其它操作
8.1、设备选择一个设备是否被选中，是由DEVSEL#信号来指示的。DEVSEL#由当前传输中的目标设备所驱动，如下图所示。DEVSEL#信号可在地址期之后的1个、2个或3个时钟处被驱动，具体时刻可在配置空间的状态寄存器中指定。DEVSEL#的发出必须早于或者同时于目标设备TRDY#、STOP#或读的时钟边沿，也就是说，夜歌目标设备要先置DEVSEL#有效后才能发出其它目标响应信号。一旦目标设备确定了DEVSEL#信号，就不能在FRAME#被撤销而IRDY#有效时和最后数据期完成之前撤销它。在正
2020-07-21 14:47:41
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原创 六、PCI总线的访问延迟
PCI总线是一种吞吐量高，访问延迟小的I/O总线。本节主要对预测并控制该总线在最坏情况下的访问延迟之机制加以描述，以使得读者在对一个独立的PCI环境的访问延迟进行预测时，具有较高的准确性和精确性。但是，如果系统中含有一个标准扩展总线（ISA、EISA或MC总线），那么访问延迟的预测会变得跟为困难，这是因为，此时最坏情况下的访问延迟收到扩展总线或适配器的限制可能要大于PCI总线的限制。6.1、PCI总线上访问延迟的概念...
2020-07-15 11:06:05
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原创 五、PCI总线的仲裁机制
为了使访问的等待时间最小，PCI的仲裁机制使基于访问而不是基于时间。总线管理必须为总线上的每个一个访问执行仲裁，也就是说，一个总线主设备要想再总线上进行访问，必须提出仲裁要求。PCI总线执行中心仲裁方案，每个主设备都应又各自的请求线REQ#和GNT#，要想得到总线的控制权，必须履行响应的请求——批准手续。仲裁使“隐含的”，也就是说，一次仲裁可以再上一次访问期间完成，这样就使得仲裁的具体实现不必占用PCI总线周期，但是，如果在总线空闲期，就不一定采用隐含方式。中心仲裁机构必须实现一定的特殊仲裁算法，因为它是最
2020-07-15 09:30:28
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原创 四、PCI总线上的数据传输过程
本节所给的时序图主要表示总线以32位方式执行有关操作时，相应信号之间的关系。在具体图示中，当以信号以虚线画出时，则表示没有设备驱动它，但若此虚线处在基准位置时，仍然可表示它具有一个稳定的值；当三态信号以虚线方式画在高、低状态之间时，说明它的值是不稳定的（例如，AD线或C/BE#线）；当一条实线编程连续的短线时，表明它由原来的被驱动状态变成了现在的三态；当一实线在由低向高跳变后变为连续的短线时，则说明该信号先经预充电变为高电平，然后变成三态（释放）。上述关于信号状态画法的约定在以后的章节中同样适用。4.1
2020-07-09 09:56:48
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原创 三、PCI总线协议
PCI上的基本总线传输机制时突发成组传输。一个突发分组由一个地址期和一个（多个）数据期组成。PCI支持存储器空间和I/O空间的突发传输。这里的突发传输是指主桥（位于主处理及和PCI总线之间）可以将多个存储器访问在不产生副作用的前提下合并为一次传输。一个设备通过将基址寄存器的预取位置1，来表示允许预读数据和合并写数据。一个桥可利用初始化时配置软件所提供的地址范围，来区分哪些地址空间可以合并，哪些不能合并。当遇到要写的后续数据不可预取或者一个对任何范围的读操作时，在缓冲器的数据合并操作必须停止并将以前的合并结果
2020-07-06 17:40:45
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原创 一、PCI总线信号定义
在一个PCI应用系统中，如果某设备取得了总线控制权，就称其为“主设备”；而被主设备选中以进行通信的设备称为“从设备”或“目标节点”。对于相应的接口信号线，通常分为必备的和可选的两大类。如果只作为目标的设备，至少需要47条，若作为主设备则需要49条。利用这些信号线便可以处理数据、地址，实现接口控制、仲裁及系统功能。下面对主设备于目标设备综合考虑，并按功能分组将这些信号表示于下图。图中#号表示低电平有效，否则为高电平有效。1、系统信号定义CLK_IN：系统时钟信号，对于所有的PCI设备都是输入信号.
2020-06-30 17:34:34
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原创 01单片机——基础知识
一、单片机概述1、什么是单片机 单片机就是在一块硅片上集成了微处理器（类比CPU）、存储器（类比硬盘和内存）及各种输入/输出接口的芯片（类比键盘鼠标控制芯片），这样一块芯片就具有了计算机的属性，因而被称为单片型微型计算机，简称单片机。2、单片机引脚描述 单片机引脚分为三类：①电源和时钟引脚。如VCC、GND、XTAL1、XTAL2;②编程控制引脚。如RST，PS...
2020-03-23 14:48:52
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原创 STM32-GPIO详解
一、GPIO简介 GPIO是通用输入输出端口的简称，简单来说就是STM32可控制的引脚，STM32芯片的GPIO引脚与外部设备连接起来，从而实现与外部通讯、控制以及数据采集的功能。STM32芯片的GPIO被分成很多组，每组有16个引脚，如型号STM32F4IGT6型号的芯片有GPIOA、GPIOB、GPIOC至GPIOG共7组GPIO，芯片一共144个引脚，其中GPIO就占了一大部分，...
2020-03-20 10:57:02
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原创 嵌入式硬件学习路线
前言欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入先学习单片机，熟悉硬件，系统...
2020-03-18 16:54:55
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原创 xilinx fpga学习笔记7：实现属性参数的功能
7.5 实现属性参数设置选项功能1）翻译属性（Translate Properties）：a、使用位置约束（Use LOC Constraints）：指定在输入网表或者UCF文件中是否使用位置约束，当设置为否时，NGDBuild忽略任何会导致错误的无效位 置信息，在命令行中用-r选项运行NGDBuild同样可以设置此属性为Flase。默认情况下，此属性是设置为True，表示翻译过程中
2016-08-23 18:32:16
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原创 xilinx fpga学习笔记7：时序约束原理
七、设计约束原理设计约束文件直接影响设计性能和设计效率。xilinx的ISE软件提供了实现不同类型约束的方法： 1、用户约束文件（User Constraints File，UCF）是一个ASCII文件，该文件指明了用于逻辑设计的约束。设计者可以使用文本编辑器或约束编辑器来创建UCF文件。这些约 束影响逻辑设计在目标器件的实现方式。设计者可以使用UCF文件来覆盖在设计入口所声明
2016-08-23 13:50:10
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原创 xilinx fpga 学习笔记6：行为仿真
6.2.1 测试向量 HDL还可以描述变化的测试信号，描述测试信号的变化和测试过程的模块叫做测试平台testbench，它可以对任何一个HDL模块进行动态的全面的测试，通过对被测试模块的输出信号的测试，可以验证逻辑系统的设计和结构，并对发现的问题及时的修改。 测试平台是为逻辑设计仿真而编写的代码，它能直接与逻辑设计接口，通过向逻辑设计施加激励，检测被测模块的输出信号，测试平台通常使
2016-08-22 21:38:27
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原创 xilinx fpga学习笔记5：Xst综合属性
第六章：设计综合和行为仿真6.1 设计综合本节将详细介绍设计综合的概念，综合属性的设置，综合过程的实现，并且通过查看原理图符号更加直观的建立HDL高级描述和FPGA底层源语之间的联系。6.1.1 行为综合描述 在集成电路设计领域，综合是指设计人员使用高级设计语言对系统逻辑功能的描述，在一个包含众多结构、功能、性能均已知的逻辑元件的逻辑单元库的支持下，将其转换成使用这些基本的
2016-08-21 21:10:29
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原创 xilinx fpga学习笔记4
十一、算术运算的实现 1、Verilog对符号和无符号运算的支持 没有明确的表示规范，Verilog定义了下面的规则： （1）Port、wire和reg向量类型被当做无符号类型，否则明确声明的是有符号的； （2）整数变量被当做是有符号的，除非明确声明； （3）十进制数是有符号的； （4）基数是无符号的，除非明确声明。 使用unsigned和signed关键字来明
2016-08-15 21:54:51
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原创 xilinx fpga学习笔记2
第二章：Xilinx FPGA的结构和分类目前主流的FPGA都采用基于SRAM工艺的查找表结构，也有一些军品和宇航级FPGA采用Flash或者熔丝与反熔丝工艺的查找表结构。1、查找表的结构和功能查找表（Look-Up-Table）简称LUT，LUT本质上就是一个RAM。目前多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的RAM。当用户通过原理图或者HDL描述了一个逻辑电
2016-07-07 14:01:09
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转载 xilinx 约束文件
几种常用的约束语句，以备查阅。 NET "clk0" TNM_NET = "sys_clk_grp"; #在时钟网线clk上附加一个TNM_NET约束，把clk0驱动的所有同步元件定义为一个名为sys_clk的分组 #使用TIMESPEC约束sys_clk_grp的周期TIMESPEC "TS_ sys_clk_grp " = PER
2016-06-28 16:02:29
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转载 ISE操作问题点集合
一、xilinx工具在逻辑综合的过程中，将自己RTL代码中的很多变量都优化掉了，使得调试的抓信号的过程很纠结。现在我就跟大家分享一下我的方法（ISE版本为14.3）。第一种方法：更改优化选项设置。在ChipScope中添加一些引脚的信号，但列表中并没有显示，原因是综合的地方没设置好，应该将XST的属性设置成如下：keep hierarchy处为YES。
2016-05-11 15:29:08
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原创 DDR2 ip调试问题集合
一、 问题描述： ERROR:NgdBuild:455 - logical net 'clk400m_p' has multiple driver(s) ERROR:NgdBuild:455 - logical net 'clk400m_n' has multiple driver(s) 解决办法： DDR生成后有一个顶层的源文件，在那里面找到一个关于原语写的BUFG也不知是IBUFG，将这个
2016-05-06 11:51:15
3614
空空如也
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