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RSS订阅原创 Use Notes of Modelsim (1)
惯用方法 1)以前在使用Modelsim 或是其他EDA软件时都一味的追求能够联调，不过最后还是发现让各个软件自行其事才是最方便有效的。 2)与编辑器的配合使用，修改文件时用Ultredit，启动仿真时就用do文件启动仿真和do文件加载波形使用方法 1)通过Ultraedit 编辑所有的.v ,.vhd ,*.do 文件。然后再使用do文件对Modelsim进行操作。不需要建立工程和不
2015-08-06 20:07:34
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原创 Using XILINX IP Core Block RAM (3)
The problems during the debugging process 1) Q:How to use the IP core and what the appropriate way to solve it ? A:Using the the help document of ISE 14.7, also using the datasheet from the offi
2015-08-04 20:56:19
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原创 Using XILINX IP Core Block RAM (2)
Initial RAM 1) In order to download the *.bits file in to Xilinx FPGA,the way to initial RAM is using .coe file. We can load the .coe file to initial RAM when we configured the IP Core.The .coe file
2015-08-04 20:25:16
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原创 Using XILINX IP Core Block RAM (1)
Basic knowledge of RAM 1) The fundamental structure of RAM include that address bus,data bus,control bus and decoding circuit of each bus.There is two type of decoding circuit connect at the address
2015-08-04 20:16:06
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原创 UART 通信逻辑协议设计(3)
The differences between simulation and real hardware 1) The clk in sumulation is 50Mhz , in fact it is 24Mhz. 2) The pin assigned was according to the circuit schematic diagram. Clk_sys –> pin B8
2015-08-04 20:07:10
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原创 UART 通信逻辑协议设计(2)
5 . 各模块详细设计 1)波特率发生器模块：假定系统时钟为50M,波特率为115200,则传输每一位所需的时间为8.6805us，而将其分频至波特率的16倍则需计数则在系统时钟下当计数值为27时则将Baud16Tick置为1，其他时间都为0。要得到波特率脉冲时则在Baud16Tick节拍下计数至16时将BaudTick置为1，其他值时为0。程序如下： always @(posedge clk
2015-08-01 22:39:43
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原创 UART 通信逻辑协议设计(1)
数据传输的基本方式 并行通信：利用多条数据线将各位数据同时传送。传输速度快，适用于短距离通信，且要求通讯速率较高的应用场合。串行通信：即用一条数据线数据一位位地顺序传送。通信线路简单，成本低。适用于远距离和传输速度慢的应用场合。常见的串行通信有UART,USB,I2C,CAN,SPI,RS485,RS232,RS422A等。UART通信协议 1) UART(Universal Asyn
2015-08-01 22:15:08
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原创 Veriog_Notes_Summary 2
两种不同的方式调用元件：在使用调用元件时必须将元件的端口顺序与调用的顺序一致，而且在调用时可以将端口连接直接写在顶层文件的端口申明中，多余的端口用逗号代替。`include "gate_d_trigger.v"module shift_reg_4_top(.clk(clock),.data(da),.clr(clrb),.q(qo) );input clock,clrb;input [3
2015-07-26 19:39:45
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原创 Veriog_Notes_Summary 1
使用`include "时注意事项：注意端口定义不能与元件的端口名相同，若列出所有的信号列表则不用注意顺序如示例1，若没有列出则需和元件端口出现的顺序一致。在做testbench时可以重名。在引用时若没有用到的端口是用逗号省略 实例1：shift_reg_4_top(.clk(clock),.data(da),.q(qo),clr(clrb)); 示例3：f1(qo[0],clock,da,clrb,)a
2015-07-26 19:31:19
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原创 Veriog_Notes_Chapter 7
系统任务monitor，监控和输出参数列表中的表达式或变量值。控制格式输出规则和monitor，监控和输出参数列表中的表达式或变量值。控制格式输出规则和display一样。montioronmontioron monitorof;打开或关闭监控标志。多模块使用monitor时任意时刻都只能执行一个monitor,所以需要mornitoron与mornitoroff配合使用。monitor时任意时刻都
2015-07-26 19:17:27
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原创 Veriog_Notes_Chapter 5
条件语句 循环语句 块语句 生成语句 if-else使用方法：1）If （a<b） 或这（！rst）简写形式 语句1；if(a<b) //嵌套块 Begin 语句1；语句2；语句3；end Else 语句2；If (a<b) 语句1； Else if (a=b) 语句2； Else if(a>b) 语句2； Else 语句n;
2015-07-26 19:03:06
407
原创 Veriog_Notes_Chapter 3
第三章1.模块结构：模块端口定义，IO说明，内部信号说明，功能定义。 过程块都是并行执行(initial always)、连续赋值语句（assign）、实例引用语句。无关顺序 2.数据类型：(wire、reg、integer、parameter)最常用。Large medium scalered …16共16种 3.常量：数字,进制有关：注意负数写法：-30’d10、8’h4x(低四位不定)、
2015-07-26 18:24:54
404
原创 Veriog_Notes_Chapter 6
第六章结构语句、系统任务、函数语句、显示系统任务initial与always 之间是并行执行的，在块内是有begin_end块顺序执行的。Always clk = ~clk 会发生仿真死锁。Or（可用逗号（，）代替） 用来连接多个事件名或敏感列表。@（*）表示对块内的所有信号敏感。电平敏感时序控制 always wait(count_en) 语句1；function与task的不同。1）函数仿
2015-07-26 18:11:36
434
原创 记录我的VHDL之路（三）
--/***************************************--** THIS FILE FOR ADC_TLC2543 MODULE --** 有限状态机练习--** BY YANGHUIDONG--** DATE 20.1.2015 --***************************************/LIBRARY IEEE;USE IEE
2015-07-24 23:05:50
714
原创 Veriog_Notes_Chapter 4
运算符，赋值语句，结构说明语句 逻辑运算符：&&，||，!。关系运算符：（<,>,<=,>=）。等式运算符（==,!=,===,!==）其中（！==，===可以用来比较高阻态和不定值，完全一样才能为1）。移位运算符（<<,>>空位补零），位拼接运算符（｛｝），缩减运算符（c =&b 将第一位与第二位与结果再与第三位与）。 优先级（！~）（*，/，%）（+，-）(<<,>>)(<,<=,>>=)(
2015-07-24 20:50:30
391
原创 Veriog_Notes_Chapter 2
第二章(模块和测试平台概念) 行为描述语言(system or RTL or algorithm)的功能：并行或顺序、可控延时、可命名事件触发其他过程中的激活或停止、循环结构、可带参数且非零延续时间的task程序结构、函数function、算数，逻辑，位运算符。 程序基本概念 测试平台 利用上升沿和下降沿来实现奇数倍分频
2015-07-24 20:45:18
385
原创 Veriog_Notes_Chapter 1
绪论1. 为什么设计专用的信号处理电路？ 时间要求高，数据量大。 应用场景（数 逻辑系统）：高速接口，高速算法。 2. TopDown概念：整体功能->功能模块->模块解析->RTL级电路->门级->布线CPU系统体系结构：哈弗结构（并行），冯诺依曼结构（串行） 3. 设计方法：MCU（速度，处理能力有限）,FPGA,ASIC（周期长，成本 高）,ASIC+ 可重复利用IP核。
2015-07-24 20:31:20
329
原创 记录我的VHDL学习之路（二）
--/***************************************--** THIS FILE FOR FIR MODULE --** THIS IS A 18 ORDER DIRECT FIR --** BY YANGHUIDONG--** DATE 20.3.2015 --***************************************TYPE
2015-03-21 12:44:57
660
原创 记录我的VHDL学习之路（一）
自学了FPGA之后我将点滴的记录我的 错误和解决方法。--/***************************************--** THIS FILE FOR CNT10 --** FOR EXERCISE --** --** BY YANGHUIDONG--** DATE 28.1.2015 --*****************************
2015-03-12 23:51:26
1767
uart 串口调试 115200 工程文件
2015-08-04
xinlinx IP Core 配置，modelsim 仿真IP 核，do 文件使用
2015-08-04
xilinx IP core ram 配置 数据查找
2015-08-04
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