EDA
Sherduo
这个作者很懒,什么都没留下…
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VHDL
一. 四位加法计数器library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt4b is port ( clk : in std_logic; rst : in std_logic; ena : in原创 2016-10-30 23:37:08 · 2036 阅读 · 0 评论 -
用VHDL设计交通灯
一. 程序代码 1. 分频模块LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY fen_pin IS PORT( CLK : IN STD_LOGIC; CLK_1 : OUT STD_LOGIC ); END fen_pin;ARCHITECTURE BEHAV OF fen_pin IS原创 2017-02-06 17:39:40 · 13772 阅读 · 3 评论 -
Verilog
一. 门级结构描述 D触发器module dflop(q,qb,clear,data,clk); input clear,data,clk; output q,qb; not U5(net4,data); nand U1(net1,clear,data,clk); nand U6(net5,net4,clk);原创 2017-02-06 19:45:10 · 965 阅读 · 0 评论