The future of microprocessors

本文探讨了未来20年微处理器面临的晶体管速度放缓和能量限制问题,以及如何通过并行性、异构核心和缓存优化来提升性能和能效。文章还讨论了微体系结构技术如流水线、分支预测和缓存对性能的影响,以及内存层次结构优化和封装功率限制。面对这些挑战,未来研究将侧重于增加晶体管密度、降低数据移动能耗和开发多核、定制化解决方案。
摘要由CSDN通过智能技术生成

The future of microprocessors (2011)

  1. 在未来20年中,晶体管的缩小速度缩减和实际的能量限制会对持续的性能提升带来新的挑战。这些问题会导致操作的频率增加缓慢,能耗成为性能的关键限制因素,迫使设计使用大规模并行性,异构核心和加速器来实现性能和能效。另一方面软硬件协同实现高效的数据编排(orchestration)也更加的重要

  2. 微处理器的定义特性仍旧是 体现了计算机系统中的主要计算引擎(数据转换)的 单个半导体芯片

  3. 20年内性能的指数提升的三个主要技术

    • 晶体管速度的减少:主力军,晶体管性能提上了接近5个数量级

      • 晶体管尺寸缩小30%(0.7),面积缩小50%,每一代技术都使得晶体管密度增加一倍(摩尔定义的根本原因)
      • 晶体管尺寸缩小30%,性能提升约40%(延迟降低0.7倍,频率增加1.4)
      • 为了保持电势恒定,电源电压降低30%,能耗降低65%,功率降低50%(有功功率= CV^2f)。即每一代技术中,晶体管密度翻倍,电路速度提升40%,功耗保持不变(晶体管数量增加一倍)
      • 过去20年,这种技术使得微处理器性能提升了3个数量级
    • 核心的微体系结构技术:流水线,分支预测,乱序执行,推测执行,缓存

      • 图中概述了微体系结构的发展,显示了在

评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值