Design of the RISC-V Instruction Set Architecture笔记（chapter1-2）

最新推荐文章于 2023-05-05 17:27:47 发布
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分类专栏： computer architecture 文章标签： RISC-V
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本文链接：https://blog.csdn.net/shuiliusheng/article/details/82691093
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本文探讨了RISC-V指令集架构的诞生背景，指出传统ISA如MIPS、SPARC、ALPHA、ARM等存在的问题，如分支延迟槽、条件码、寄存器窗口等设计限制了性能和创新。RISC-V作为一个开放标准，旨在克服这些问题，提供一个更简洁、可扩展的ISA，以促进微处理器设计的创新和降低成本。
摘要由CSDN通过智能技术生成

Design of the RISC-V Instruction Set Architecture笔记（chapter1-2）

  1. A free and open ISA standard has the potential to increase innovation in microprocessor design, reduce computer system cost, and, as Moore’s law wanes, ease the transition to more specialized computational devices

  2. The optional extensions form a more powerful ISA for general purpose and high-performance computing.

  3. 直到IBM360才引入了软硬件接口的概念，介绍了ISA的概念

  4. 作者认为：保持标准封闭阻碍了创新并人为地抬高了微处理器的成本

  5. Why develop a new instruction set?

    • all of the popular commercial ISAs are proprietary
    • the massive complexity of the popular commercial instruction sets

  6. MIPS：80年代斯坦福提出，受到了IBM 801的深刻影响。使用通用寄存器的load-store体系结构，算术运算也只发生在寄存器之间。MIPS的设计减少了指令集和硬件的复杂程度，促进了低价流水线的实现。在1986年，MIPS第一次在商业上被实现，R2000。在最初的版本中，MIPS用户级定点指令集合只有58条指令，实现采用单发射，按序流水线。三十年依赖，ISA变得更加庞大，目前差不多400条指令。实现MIPS-I的简单微体系结构非常适合学术研究，但是却有一些问题限制了其高性能的实现：

    • ISA对单发射，按序五级流水线的微体系结构进行了过度的优化。分支延迟槽的问题。分支和跳转被一条指令延迟，使超标量和超流水线实现变得复杂。 当延迟时隙不能被适当填充时，延迟的分支增加了代码大小并浪费指令发射带宽。
    • ISA提供对位置无关代码（PIC&#
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shuiliusheng
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基PowerPC Architecture Specification -- Book I PowerPC User Instruction Set Architecture
06-17
基于IBM的powerPC的处理器指令集。是研究高端嵌入式处理器硬件的好资料，不过是英文版的。
RISC-V 指令集介绍
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qq_57502075的博客
07-31 1万+
rs1 (Source Register 1)是第一个源操作数寄存器，占了5bit，在指令的15-19bit；rs1 (Source Register 1)是第一个源操作数寄存器，占了5bit，在指令的15-19bit；rs2 (Source Register 2)是第二个源操作数寄存器，占了5bit，在指令的25-31bit。rs2 (Source Register 2)是第二个源操作数寄存器，占了5bit，在指令的25-31bit。
CPU 架构（x86/ARM）简介
极客点儿
05-05 5871
CPU架构通过指令集的方式一般可分为和两类，CISC主要是x86架构，RISC主要是ARM架构，还有MIPSRISC-VPowerPC等架构。本文重点介绍x86和ARM架构。
The RISC-V Instruction Set Manual Volume II: Privileged Architecture 1.10
03-14
This is version 1.10 of the RISC-V privileged architecture proposal
The RISC-V Instruction Set Manual Volume I-Unprivileged ISA V20180801-draft
10-28
The RISC-V Instruction Set Manual Volume I-Unprivileged ISA V20180801-draft
The RISC-V Instruction Set Manual Volume II: Privileged Architecture最新版
04-21
它的基础版本主要针对用户级别的指令集，而《The RISC-V Instruction Set Manual Volume II: Privileged Architecture》（以下简称《特权架构手册》）则详细介绍了RISC-V指令集的特权级别架构部分。 首先，我们从...
Design of the RISC-V Instruction Set Architecture
11-27
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The RISC-V Instruction Set Manual Vol II
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《RISC-V指令集手册 第二卷：特权架构》是RISC-V架构的重要技术文档，版本为1.12-draft。该手册由Andrew Waterman、Krste Asanović和John Hauser等人编纂，他们是来自SiFive公司和加州大学伯克利分校电子工程与...
The RISC-V Instruction Set Manual Vol I
10-22
RISC-V（Reduced Instruction Set Computer - V）是一种开放源码的指令集架构（ISA），旨在提供简洁、高效且可扩展的计算平台。它的设计目标是为各种嵌入式系统和SoC（System on Chip）提供灵活的基础，同时兼容高...
Design of the RISC-V Instruction Set Architecture笔记（chapter5）
shuiliusheng的专栏
09-13 502
Design of the RISC-V Instruction Set Architecture笔记（chapter5） RISC-V Compressed ISA Extension：旨在通过以更密集的格式编码最频繁的指令来减少RISC-V程序的静态代码大小和动态获取流量 MIPS等其他RISC ISA扩展压缩指令集的缺点：基本ISA不是考虑压缩指令而设计的，因此操作码空间没有为压缩指令保...
The RISC-V Instruction Set Manual:Volume I: User-Level ISA Document Version 2.2
03-14
This is version 2.2 of the document describing the RISC-V user-level architecture.
The x86 Instruction Set Architecture1
08-08
Intel X86 指令集架构的简单介绍资料。共8页
RISC-V 架构指令集手册 第一册 无特权指令集 中文翻译
UTF80的博客
02-01 6415
RISC-V 手册页，翻译完了的熟肉好吃
Design of the RISC-V Instruction Set Architecture笔记（chapter6）
shuiliusheng的专栏
09-13 710
Design of the RISC-V Instruction Set Architecture笔记（chapter6） A RISC-V Privileged Architecture 分开讨论RISC-V用户级ISA和特权体系结构的原因： It allows the user ISA to be shared across a wide variety of systems. ...
Design of the RISC-V Instruction Set Architecture笔记（chapter4）
shuiliusheng的专栏
09-13 386
Design of the RISC-V Instruction Set Architecture笔记（chapter4） RISC-V M extension ：定点乘法和除法。直接使用整数寄存器，不增加其他寄存器（减少硬件开销，指令数目，寄存器之间的拷贝延迟和线程的上下文，同时有利于编译调度） The instructions in the A extension realize the ...
大道至简——RISC-V架构之魂（中）
zoomdy's blog
03-16 3万+
本文为《RISC-V CPU设计》专栏和《RISC-V嵌入式软件开发》专栏系列文章之一。 注：本文节选自“硅农亚历山大”所著国内第一本系统介绍CPU与RISC-V设计的中文书籍《手把手教你设计CPU：RISC-V处理器篇》（预计将于2018年3~4月上市）。 原文出处：大道至简——RISC-V架构之魂（中） “大道至简——RISC-V架构之魂”——分成上中下三篇，本文是中篇。关注...
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前段时间在修改 picorv32 核心（一个riscv-32的cpu核心），阅读了一下riscv指令集的手册。在此，做一下简单记录。RV32I：32位risc-v整数指令集1. 寄存器 32个x寄存器，RV32下x reg是32位宽 x0：硬连线 常数0 x1-x31：31个通用reg 返回地址：没有强制要求那一个x作为lr，但是一般用x1 pc：额外的用户可见寄存器3. 基本指令格式 四种基础指...
Qt原子操作之QBasicAtomicInt和QBasicAtomicInt
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Qt之原子操作 QBasicAtomicPointerQBasicAtomicInt 原子操作：在多线程操作中，原子操作不会被线程调度机制打断。这种操作一旦开始就一直运行到结束，中间不会有上下文切换。 Qt为我们提提供了原子指针模板类，以及原子计数。我们分解介绍这两个类 QBasicAtomicPointer 不多说上源码 template <typename T> class QBasicAtomicPointer { public: #ifdef QT_ARCH_PARISC..
RISC-V指令集架构：privileged Architecture指南
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