VERILOG
北方爷们
学习是相互的,你设什么VIP可见呀!?
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Verilog 有符号数间,及有符号数与常熟比较大小
有符号数间比较,及有符号数与常数比较Verilog代码示例module data_cmp#( parameter DW = 16)( input signed [DW-1:0] a1, input signed [DW-1:0] b1, input signed [DW/4-1:0] a2, input signed [DW/4-1:0] b2);// constant : Two different ways of express原创 2021-08-20 19:14:50 · 7852 阅读 · 0 评论 -
数字电路逻辑关系式化简(代数运算)
1.0-1律: 1’=0 , 0’=1 ; 0A=0 , 1+A=1; 1A=A , 0+A=A2.重叠律:AA=A, A+A=A;3.互补律:AA’=0 , A+A’=1;4.交换律:AB=BA , A+B=B+A;5.结合律:A(BC)=(AB)C;A+(B+C)=(A+B)+C;6.分配律:A(B+C)=AB+AC;A+BC=(A+B)(A+C);7.反演律:(AB)’=A’+B’; (A+B)’=A’+B’;(注意在使用反演定理时,不属于单个变量上的反号应保留不变,要注意对偶式和反原创 2020-12-01 11:10:11 · 15175 阅读 · 6 评论 -
Wallace 和 Radix-4 Booth-Wallace乘法器性能分析
对于Booth乘法器和Wallace乘法器对比这篇文章提到:综合结果表明,与radix-4 Booth-Wallace乘法器相比,Wallace乘法器的延迟降低了17%,功耗降低了70%。 华莱士乘法器的功率延迟乘积(PDP)比布斯-华莱士乘法器低68%。通过本人对Booth乘法器的综合分析,对比其他乘法器,Booth无疑是面积和功耗开销最小的乘法器之一(不敢说的绝对)。这篇文章只分析了Wallace和Booth在逻辑综合后电路的延迟和功耗的对比,并没有提及面积开销对比,说明他知道Booth的面积原创 2020-09-02 20:12:37 · 2141 阅读 · 4 评论 -
串口通信基本概念和设计思路
概述一般串口通信必须有三条主要的数据线:时钟线(传输所需要的时钟信号)、数据线(用于发送或读取数据,有时是两条单独的线)、控制线(用于传输控制信号或数据信息,有时与数据线一体,控制信息包含在数据帧里面)波特率这是用来定义传输数据速率的一个参数,波特率(Baud)表示每秒传输串行数据的位数(bit数)。单位:b / s (位 / 秒,也可写成 bps)。 一般采用标准的波特率系列:...原创 2020-09-02 17:33:37 · 608 阅读 · 0 评论 -
Verilog中for循环的用法与Booth乘法器
for语句for循环可以搭配generate块使用,框架如下: genvar i; generate for(i=0; i<X; i=i+1) begin end endgenerate 同时,内部还可以嵌套if-else语句等。另外还要注意的,在for语句块中,当定义的被赋值变量类型不同,赋值方式也不同。1、当定义wire型变量时,内部必须使用assign赋值;2、当定义reg型变量时,可直接=赋值。module mult原创 2020-08-28 11:50:59 · 2299 阅读 · 0 评论