第六章 时序逻辑电路设计

本文讲述了时序逻辑电路设计,重点介绍了如何用VHDL描述JK触发器和60进制递增计数器。通过两个实例展示了时钟边沿触发的原理,包括上升沿和下降沿的描述方法,并提供了JK触发器和60进制计数器的完整代码实现。
摘要由CSDN通过智能技术生成

第六章  时序逻辑电路设计

6.1 触发器

6.2 计数器

在时序电路中,是以时钟信号作为驱动信号的,也就是说时序电路是在时钟信号的边沿到来时,它的状态才会发生改变。因此,在时序电路中时钟信号是非常重要的,它是时序电路的执行条件和同步信号。

在用VHDL描述时序逻辑电路时,通常采用时钟进程的形式来描述,也就是说,时序逻辑电路中进程的敏感信号是时钟信号。时钟作为敏感信号的描述方式有两种:

1.时钟信号显示地出现在PROCESS语句后面的敏感信号表中。

2. 时钟信号没有显示地出现在PROCESS语句后面的敏感信号表中,而是出现在WAIT语句的后面。

在时序逻辑电路中,时钟是采用边沿来触发的,时钟边沿分为上升沿和下降沿。以下是这两种边沿的描述方式。

对于上升沿,其物理意义是指时钟信号的逻辑值是从‘0’跳变到‘1’。下面是时钟上升沿的几种描述形式:

上升沿描述:

描述1

label1PROCESSclk

BEGIN

IFclk’EVENT AND clk = ‘1’THEN

AND PROCESS

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