FPGA ax516_eeprom_24lc04_iic

已于 2022-12-01 20:42:40 修改
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分类专栏： FPGA 文章标签： fpga开发
于 2019-09-05 21:07:53 首次发布
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版权

400k

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2019/09/04 19:06:31
// Design Name: 
// Module Name: top
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module top(
    input CLK_50M,
    input RSTn,
    output [3:0]LED,
    
    output SCL,          //EEPROM IIC clock
    inout SDA            //EEPROM IIC data
    );
    
reg [3:0] led_r;
    reg [7:0] addr;
    reg [7:0] data;
    wire [7:0] data_rd;
    reg cmd;
    reg is_start;
    wire is_done; 
    
    iic iic_inst(
        .clk(CLK_50M),
        .rst_n(RSTn),
        .scl(SCL),          
        .sda(SDA),            
        .addr(addr),
        .data(data),
        .data_rd(data_rd),
        .cmd(cmd),
        .is_start(is_start),
        .is_done(is_done)
    );
    
	reg [31:0] cnt;
    reg [3:0] state;
    always @(posedge CLK_50M or negedge RSTn)
    begin
        if(!RSTn) begin
            state <= 4'd0;
            is_start <= 1'd0;
            cmd <= 1'd0;
			cnt <= 32'd0;
        end
        else begin
            case(state)
				4'd0: begin
					if(cnt == 32'd249_999_999) begin
						cnt <= 32'd0;
						state <= state + 4'd1;
					end
					else cnt <= cnt + 32'd1;
				end
                4'd1: begin
                    if(is_done) begin
                        is_start <= 1'd0;
                        state <= state + 4'd1;
                    end
                    else begin
                        is_start <= 1'd1;
                        addr <= 8'd0;
                        data <= 8'h18;
                        cmd <= 1'd1;
                    end
                end
                4'd2: begin
                    if(is_done) begin
                        is_start <= 1'd0;
                        state <= state + 4'd1;
                        led_r <= data_rd[3:0];
                    end
                    else begin
                        is_start <= 1'd1;
                        addr <= 8'd0;
                        data <= 8'h12;
                        cmd <= 1'd0;
                    end
                end
            endcase
        end
    end
    
    assign LED = led_r;    
    
    
    
    
endmodule



`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date:    21:39:05 08/26/2019 
// Design Name: 
// Module Name:    iic 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//
module iic(
	input clk,
	input rst_n,
	output scl,          //EEPROM IIC clock
	inout sda,            //EEPROM IIC data
	input [7:0] addr,
	input [7:0] data,
	output [7:0] data_rd,
	input cmd,
	input is_start,
	output is_done
);

reg is_out;
reg scl_r;
reg sda_r;
reg ack;
reg [7:0] data_r;
reg [7:0] data_rd_r;
reg [7:0] data_rd_r1;
reg [7:0] cnt;
reg [4:0] i;
reg [4:0] go;
reg is_done_r;
always @(posedge clk or negedge rst_n)
begin
	if(!rst_n) begin
		is_out <= 1'd1;
		scl_r <= 1'd1;
		sda_r <= 1'd1;
		cnt <= 8'd0;
		i <= 5'd0;
		is_done_r <= 1'd0;
	end
	else if(is_start) begin
		if(cmd) begin	//wr
			case(i)
				5'd0: begin
					scl_r <= 1'd1;
					sda_r <= 1'd1;
					cnt <= 8'd0;
					i <= i + 5'd1;
					is_out <= 1'd1;
					is_done_r <= 1'd0;
				end
				5'd1: begin
					if(cnt == 8'd118) cnt <= 8'd0;
					else cnt <= cnt + 8'd1;
					
					if(cnt == 8'd49) sda_r <= 1'd0;
					if(cnt == 8'd99) scl_r <= 1'd0;
					
					if(cnt == 8'd118) begin
						i <= i + 5'd1;
					end
					
					is_out <= 1'd1;
					is_done_r <= 1'd0;
				end
				5'd2: begin
					data_r <= 8'ha0; 
					i <= 5'd8;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd3: begin
					data_r <= addr; 
					i <= 5'd8;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd4: begin
					data_r <= data; 
					i <= 5'd8;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd5: begin
					if(cnt == 8'd144) begin
						cnt <= 8'd0;
						i <= i + 5'd1;
						is_done_r <= 1'd1;
					end
					else cnt <= cnt + 8'd1;
					
					if(cnt == 8'd18) scl_r <= 1'd1; 
					if(cnt == 8'd68) sda_r <= 1'd1; 
					
					is_out <= 1'd1;
				end
				5'd6: begin
					is_done_r <= 1'd0;
					i <= 5'd0;
				end
				
				5'd8, 5'd9, 5'd10, 5'd11, 5'd12, 5'd13, 5'd14, 5'd15: begin
					if(cnt == 8'd87) begin
						cnt <= 8'd0;
						i <= i + 5'd1;
					end
					else cnt <= cnt + 8'd1;
					
					sda_r <= data_r[5'd15 - i];
					is_out <= 1'd1;
					
					if(cnt == 8'd18) scl_r <= 1'd1; 
					if(cnt == 8'd68) scl_r <= 1'd0; 
				end
				5'd16: begin	//ack
					is_out <= 1'd0;
					
					if(cnt == 8'd87) begin
						cnt <= 8'd0;
						i <= i + 5'd1;
					end
					else cnt <= cnt + 8'd1;
					
					if(cnt == 8'd43) ack <= sda;
					if(cnt == 8'd18) scl_r <= 1'd1; 
                    if(cnt == 8'd68) scl_r <= 1'd0; 
				end
				5'd17: begin
					if(~ack) i <= go;
					else i <= 5'd0;
					
					is_out <= 1'd1;
					sda_r <= 1'd0; 
				end
			endcase
		end
		else begin		//rd
			case(i)
				5'd0: begin
					scl_r <= 1'd1;
					sda_r <= 1'd1;
					cnt <= 8'd0;
					i <= i + 5'd1;
					is_out <= 1'd1;
					is_done_r <= 1'd0;
				end
				5'd1: begin
					if(cnt == 8'd118) cnt <= 8'd0;
					else cnt <= cnt + 8'd1;
					
					if(cnt == 8'd49) sda_r <= 1'd0;
					if(cnt == 8'd99) scl_r <= 1'd0;
					
					if(cnt == 8'd118) begin
						i <= i + 5'd1;
					end
					
					is_out <= 1'd1;
					is_done_r <= 1'd0;
				end
				5'd2: begin
					data_r <= 8'ha0; 
					i <= 5'd9;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd3: begin
					data_r <= addr; 
					i <= 5'd9;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd4: begin
					if(cnt == 8'd118) cnt <= 8'd0;
					else cnt <= cnt + 8'd1;
					
					if(cnt == 8'd49) sda_r <= 1'd0;
					if(cnt == 8'd99) scl_r <= 1'd0;
					
					if(cnt == 8'd118) begin
						i <= i + 5'd1;
					end
					
					is_out <= 1'd1;
					is_done_r <= 1'd0;
					
					if(cnt == 8'd0) begin
                        sda_r <= 1'd1;
                        scl_r <= 1'd1;
					end
				end
				5'd5: begin
					data_r <= 8'ha1; 
					i <= 5'd9;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd6: begin
					//data_r <= data; 
					i <= 5'd9;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd7: begin
					if(cnt == 8'd144) begin
						cnt <= 8'd0;
						i <= i + 5'd1;
						is_done_r <= 1'd1;
					end
					else cnt <= cnt + 8'd1;
					
					if(cnt == 8'd18) scl_r <= 1'd1; 
					if(cnt == 8'd68) sda_r <= 1'd1; 
					
					is_out <= 1'd1;
					
					if(cnt == 8'd0) begin
					   scl_r <= 1'd0; 
					   sda_r <= 1'd0; 
					end
				end
				5'd8: begin
					is_done_r <= 1'd0;
					i <= 5'd0;
				end
				
				5'd9, 5'd10, 5'd11, 5'd12, 5'd13, 5'd14, 5'd15, 5'd16: begin
					if(cnt == 8'd87) begin
						cnt <= 8'd0;
						i <= i + 5'd1;
					end
					else cnt <= cnt + 8'd1;
					
					if(go == 5'd7) begin
						if(cnt == 8'd43) data_rd_r[5'd16 - i] <= sda;
						is_out <= 1'd0;
					end
					else begin
						sda_r <= data_r[5'd16 - i];
						is_out <= 1'd1;
					end
					
					if(cnt == 8'd18) scl_r <= 1'd1; 
					if(cnt == 8'd68) scl_r <= 1'd0; 
				end
				5'd17: begin	//ack
					is_out <= 1'd0;
					
					if(cnt == 8'd87) begin
						cnt <= 8'd0;
						i <= i + 5'd1;
					end
					else cnt <= cnt + 8'd1;
					
					if(cnt == 8'd43) ack <= sda;
					if(cnt == 8'd18) scl_r <= 1'd1; 
                    if(cnt == 8'd68) scl_r <= 1'd0; 
				end
				5'd18: begin
					if(go == 5'd7) begin
						i <= go;
						data_rd_r1 <= data_rd_r;
					end
					else begin
						if(~ack) i <= go;
						else i <= 5'd0;
					end

					is_out <= 1'd1;
				end
			endcase
		end
	end
	else begin
		i <= 5'd0;
	end
end

assign scl = scl_r;
assign sda = is_out ? sda_r : 1'dz;
assign data_rd = data_rd_r1;
assign is_done = is_done_r;

endmodule

200k
物理时序在400k基础上扩大一倍

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2019/09/04 19:06:31
// Design Name: 
// Module Name: top
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module top(
    input CLK_50M,
    input RSTn,
    output [3:0]LED,
    
    output SCL,          //EEPROM IIC clock
    inout SDA            //EEPROM IIC data
    );
    
reg [3:0] led_r;
    reg [7:0] addr;
    reg [7:0] data;
    wire [7:0] data_rd;
    reg cmd;
    reg is_start;
    wire is_done; 
    
    iic iic_inst(
        .clk(CLK_50M),
        .rst_n(RSTn),
        .scl(SCL),          
        .sda(SDA),            
        .addr(addr),
        .data(data),
        .data_rd(data_rd),
        .cmd(cmd),
        .is_start(is_start),
        .is_done(is_done)
    );
    
	reg [31:0] cnt;
    reg [3:0] state;
    always @(posedge CLK_50M or negedge RSTn)
    begin
        if(!RSTn) begin
            state <= 4'd0;
            is_start <= 1'd0;
            cmd <= 1'd0;
			cnt <= 32'd0;
        end
        else begin
            case(state)
				4'd0: begin
					if(cnt == 32'd249_999_999) begin
						cnt <= 32'd0;
						state <= state + 4'd1;
					end
					else cnt <= cnt + 32'd1;
				end
                4'd1: begin
                    if(is_done) begin
                        is_start <= 1'd0;
                        state <= state + 4'd1;
                    end
                    else begin
                        is_start <= 1'd1;
                        addr <= 8'd0;
                        data <= 8'h19;
                        cmd <= 1'd1;
                    end
                end
                4'd2: begin
                    if(is_done) begin
                        is_start <= 1'd0;
                        state <= state + 4'd1;
                        led_r <= data_rd[3:0];
                    end
                    else begin
                        is_start <= 1'd1;
                        addr <= 8'd0;
                        data <= 8'h12;
                        cmd <= 1'd0;
                    end
                end
            endcase
        end
    end
    
    assign LED = led_r;    
    
    
    
    
endmodule


`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date:    21:39:05 08/26/2019 
// Design Name: 
// Module Name:    iic 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//
module iic(
	input clk,
	input rst_n,
	output scl,          //EEPROM IIC clock
	inout sda,            //EEPROM IIC data
	input [7:0] addr,
	input [7:0] data,
	output [7:0] data_rd,
	input cmd,
	input is_start,
	output is_done
);

reg is_out;
reg scl_r;
reg sda_r;
reg ack;
reg [7:0] data_r;
reg [7:0] data_rd_r;
reg [7:0] data_rd_r1;
reg [9:0] cnt;
reg [4:0] i;
reg [4:0] go;
reg is_done_r;
always @(posedge clk or negedge rst_n)
begin
	if(!rst_n) begin
		is_out <= 1'd1;
		scl_r <= 1'd1;
		sda_r <= 1'd1;
		cnt <= 10'd0;
		i <= 5'd0;
		is_done_r <= 1'd0;
	end
	else if(is_start) begin
		if(cmd) begin	//wr
			case(i)
				5'd0: begin
					scl_r <= 1'd1;
					sda_r <= 1'd1;
					cnt <= 10'd0;
					i <= i + 5'd1;
					is_out <= 1'd1;
					is_done_r <= 1'd0;
				end
				5'd1: begin
					if(cnt == 10'd237) cnt <= 10'd0;
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd99) sda_r <= 1'd0;
					if(cnt == 10'd199) scl_r <= 1'd0;
					
					if(cnt == 10'd237) begin
						i <= i + 5'd1;
					end
					
					is_out <= 1'd1;
					is_done_r <= 1'd0;
				end
				5'd2: begin
					data_r <= 8'ha0; 
					i <= 5'd8;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd3: begin
					data_r <= addr; 
					i <= 5'd8;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd4: begin
					data_r <= data; 
					i <= 5'd8;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd5: begin
					if(cnt == 10'd289) begin
						cnt <= 10'd0;
						i <= i + 5'd1;
						is_done_r <= 1'd1;
					end
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd37) scl_r <= 1'd1; 
					if(cnt == 10'd137) sda_r <= 1'd1; 
					
					is_out <= 1'd1;
				end
				5'd6: begin
					is_done_r <= 1'd0;
					i <= 5'd0;
				end
				
				5'd8, 5'd9, 5'd10, 5'd11, 5'd12, 5'd13, 5'd14, 5'd15: begin
					if(cnt == 10'd175) begin
						cnt <= 10'd0;
						i <= i + 5'd1;
					end
					else cnt <= cnt + 10'd1;
					
					sda_r <= data_r[5'd15 - i];
					is_out <= 1'd1;
					
					if(cnt == 10'd37) scl_r <= 1'd1; 
					if(cnt == 10'd137) scl_r <= 1'd0; 
				end
				5'd16: begin	//ack
					is_out <= 1'd0;
					
					if(cnt == 10'd175) begin
						cnt <= 10'd0;
						i <= i + 5'd1;
					end
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd87) ack <= sda;
					if(cnt == 10'd37) scl_r <= 1'd1; 
                    if(cnt == 10'd137) scl_r <= 1'd0; 
				end
				5'd17: begin
					if(~ack) i <= go;
					else i <= 5'd0;
					
					is_out <= 1'd1;
					sda_r <= 1'd0; 
				end
			endcase
		end
		else begin		//rd
			case(i)
				5'd0: begin
					scl_r <= 1'd1;
					sda_r <= 1'd1;
					cnt <= 10'd0;
					i <= i + 5'd1;
					is_out <= 1'd1;
					is_done_r <= 1'd0;
				end
				5'd1: begin
					if(cnt == 10'd237) cnt <= 10'd0;
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd99) sda_r <= 1'd0;
					if(cnt == 10'd199) scl_r <= 1'd0;
					
					if(cnt == 10'd237) begin
						i <= i + 5'd1;
					end
					
					is_out <= 1'd1;
					is_done_r <= 1'd0;
				end
				5'd2: begin
					data_r <= 8'ha0; 
					i <= 5'd9;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd3: begin
					data_r <= addr; 
					i <= 5'd9;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd4: begin
					if(cnt == 10'd237) cnt <= 10'd0;
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd99) sda_r <= 1'd0;
					if(cnt == 10'd199) scl_r <= 1'd0;
					
					if(cnt == 10'd237) begin
						i <= i + 5'd1;
					end
					
					is_out <= 1'd1;
					is_done_r <= 1'd0;
					
					if(cnt == 10'd0) begin
                        sda_r <= 1'd1;
                        scl_r <= 1'd1;
					end
				end
				5'd5: begin
					data_r <= 8'ha1; 
					i <= 5'd9;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd6: begin
					//data_r <= data; 
					i <= 5'd9;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd7: begin
					if(cnt == 10'd289) begin
						cnt <= 10'd0;
						i <= i + 5'd1;
						is_done_r <= 1'd1;
					end
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd37) scl_r <= 1'd1; 
					if(cnt == 10'd137) sda_r <= 1'd1; 
					
					is_out <= 1'd1;
					
					if(cnt == 10'd0) begin
					   scl_r <= 1'd0; 
					   sda_r <= 1'd0; 
					end
				end
				5'd8: begin
					is_done_r <= 1'd0;
					i <= 5'd0;
				end
				
				5'd9, 5'd10, 5'd11, 5'd12, 5'd13, 5'd14, 5'd15, 5'd16: begin
					if(cnt == 10'd175) begin
						cnt <= 10'd0;
						i <= i + 5'd1;
					end
					else cnt <= cnt + 10'd1;
					
					if(go == 5'd7) begin
						if(cnt == 10'd87) data_rd_r[5'd16 - i] <= sda;
						is_out <= 1'd0;
					end
					else begin
						sda_r <= data_r[5'd16 - i];
						is_out <= 1'd1;
					end
					
					if(cnt == 10'd37) scl_r <= 1'd1; 
					if(cnt == 10'd137) scl_r <= 1'd0; 
				end
				5'd17: begin	//ack
					is_out <= 1'd0;
					
					if(cnt == 10'd175) begin
						cnt <= 10'd0;
						i <= i + 5'd1;
					end
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd87) ack <= sda;
					if(cnt == 10'd37) scl_r <= 1'd1; 
                    if(cnt == 10'd137) scl_r <= 1'd0; 
				end
				5'd18: begin
					if(go == 5'd7) begin
						i <= go;
						data_rd_r1 <= data_rd_r;
					end
					else begin
						if(~ack) i <= go;
						else i <= 5'd0;
					end

					is_out <= 1'd1;
				end
			endcase
		end
	end
	else begin
		i <= 5'd0;
	end
end

assign scl = scl_r;
assign sda = is_out ? sda_r : 1'dz;
assign data_rd = data_rd_r1;
assign is_done = is_done_r;

endmodule

100k
物理时序在200k基础上扩大一倍

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2019/09/04 19:06:31
// Design Name: 
// Module Name: top
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module top(
    input CLK_50M,
    input RSTn,
    output [3:0]LED,
    
    output SCL,          //EEPROM IIC clock
    inout SDA            //EEPROM IIC data
    );
    
reg [3:0] led_r;
    reg [7:0] addr;
    reg [7:0] data;
    wire [7:0] data_rd;
    reg cmd;
    reg is_start;
    wire is_done; 
    
    iic iic_inst(
        .clk(CLK_50M),
        .rst_n(RSTn),
        .scl(SCL),          
        .sda(SDA),            
        .addr(addr),
        .data(data),
        .data_rd(data_rd),
        .cmd(cmd),
        .is_start(is_start),
        .is_done(is_done)
    );
    
	reg [31:0] cnt;
    reg [3:0] state;
    always @(posedge CLK_50M or negedge RSTn)
    begin
        if(!RSTn) begin
            state <= 4'd0;
            is_start <= 1'd0;
            cmd <= 1'd0;
			cnt <= 32'd0;
        end
        else begin
            case(state)
				4'd0: begin
					if(cnt == 32'd249_999_999) begin
						cnt <= 32'd0;
						state <= state + 4'd1;
					end
					else cnt <= cnt + 32'd1;
				end
                4'd1: begin
                    if(is_done) begin
                        is_start <= 1'd0;
                        state <= state + 4'd1;
                    end
                    else begin
                        is_start <= 1'd1;
                        addr <= 8'd0;
                        data <= 8'h1b;
                        cmd <= 1'd1;
                    end
                end
                4'd2: begin
                    if(is_done) begin
                        is_start <= 1'd0;
                        state <= state + 4'd1;
                        led_r <= data_rd[3:0];
                    end
                    else begin
                        is_start <= 1'd1;
                        addr <= 8'd0;
                        data <= 8'h12;
                        cmd <= 1'd0;
                    end
                end
            endcase
        end
    end
    
    assign LED = led_r;    
    
    
    
    
endmodule


`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date:    21:39:05 08/26/2019 
// Design Name: 
// Module Name:    iic 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//
module iic(
	input clk,
	input rst_n,
	output scl,          //EEPROM IIC clock
	inout sda,            //EEPROM IIC data
	input [7:0] addr,
	input [7:0] data,
	output [7:0] data_rd,
	input cmd,
	input is_start,
	output is_done
);

reg is_out;
reg scl_r;
reg sda_r;
reg ack;
reg [7:0] data_r;
reg [7:0] data_rd_r;
reg [7:0] data_rd_r1;
reg [9:0] cnt;
reg [4:0] i;
reg [4:0] go;
reg is_done_r;
always @(posedge clk or negedge rst_n)
begin
	if(!rst_n) begin
		is_out <= 1'd1;
		scl_r <= 1'd1;
		sda_r <= 1'd1;
		cnt <= 10'd0;
		i <= 5'd0;
		is_done_r <= 1'd0;
	end
	else if(is_start) begin
		if(cmd) begin	//wr
			case(i)
				5'd0: begin
					scl_r <= 1'd1;
					sda_r <= 1'd1;
					cnt <= 10'd0;
					i <= i + 5'd1;
					is_out <= 1'd1;
					is_done_r <= 1'd0;
				end
				5'd1: begin
					if(cnt == 10'd475) cnt <= 10'd0;
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd199) sda_r <= 1'd0;
					if(cnt == 10'd399) scl_r <= 1'd0;
					
					if(cnt == 10'd475) begin
						i <= i + 5'd1;
					end
					
					is_out <= 1'd1;
					is_done_r <= 1'd0;
				end
				5'd2: begin
					data_r <= 8'ha0; 
					i <= 5'd8;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd3: begin
					data_r <= addr; 
					i <= 5'd8;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd4: begin
					data_r <= data; 
					i <= 5'd8;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd5: begin
					if(cnt == 10'd579) begin
						cnt <= 10'd0;
						i <= i + 5'd1;
						is_done_r <= 1'd1;
					end
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd75) scl_r <= 1'd1; 
					if(cnt == 10'd275) sda_r <= 1'd1; 
					
					is_out <= 1'd1;
				end
				5'd6: begin
					is_done_r <= 1'd0;
					i <= 5'd0;
				end
				
				5'd8, 5'd9, 5'd10, 5'd11, 5'd12, 5'd13, 5'd14, 5'd15: begin
					if(cnt == 10'd351) begin
						cnt <= 10'd0;
						i <= i + 5'd1;
					end
					else cnt <= cnt + 10'd1;
					
					sda_r <= data_r[5'd15 - i];
					is_out <= 1'd1;
					
					if(cnt == 10'd75) scl_r <= 1'd1; 
					if(cnt == 10'd275) scl_r <= 1'd0; 
				end
				5'd16: begin	//ack
					is_out <= 1'd0;
					
					if(cnt == 10'd351) begin
						cnt <= 10'd0;
						i <= i + 5'd1;
					end
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd175) ack <= sda;
					if(cnt == 10'd75) scl_r <= 1'd1; 
                    if(cnt == 10'd275) scl_r <= 1'd0; 
				end
				5'd17: begin
					if(~ack) i <= go;
					else i <= 5'd0;
					
					is_out <= 1'd1;
					sda_r <= 1'd0; 
				end
			endcase
		end
		else begin		//rd
			case(i)
				5'd0: begin
					scl_r <= 1'd1;
					sda_r <= 1'd1;
					cnt <= 10'd0;
					i <= i + 5'd1;
					is_out <= 1'd1;
					is_done_r <= 1'd0;
				end
				5'd1: begin
					if(cnt == 10'd475) cnt <= 10'd0;
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd199) sda_r <= 1'd0;
					if(cnt == 10'd399) scl_r <= 1'd0;
					
					if(cnt == 10'd475) begin
						i <= i + 5'd1;
					end
					
					is_out <= 1'd1;
					is_done_r <= 1'd0;
				end
				5'd2: begin
					data_r <= 8'ha0; 
					i <= 5'd9;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd3: begin
					data_r <= addr; 
					i <= 5'd9;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd4: begin
					if(cnt == 10'd475) cnt <= 10'd0;
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd199) sda_r <= 1'd0;
					if(cnt == 10'd399) scl_r <= 1'd0;
					
					if(cnt == 10'd475) begin
						i <= i + 5'd1;
					end
					
					is_out <= 1'd1;
					is_done_r <= 1'd0;
					
					if(cnt == 10'd0) begin
                        sda_r <= 1'd1;
                        scl_r <= 1'd1;
					end
				end
				5'd5: begin
					data_r <= 8'ha1; 
					i <= 5'd9;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd6: begin
					//data_r <= data; 
					i <= 5'd9;
					go <= i + 5'd1;
					is_out <= 1'd1;
				end
				5'd7: begin
					if(cnt == 10'd579) begin
						cnt <= 10'd0;
						i <= i + 5'd1;
						is_done_r <= 1'd1;
					end
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd75) scl_r <= 1'd1; 
					if(cnt == 10'd275) sda_r <= 1'd1; 
					
					is_out <= 1'd1;
					
					if(cnt == 10'd0) begin
					   scl_r <= 1'd0; 
					   sda_r <= 1'd0; 
					end
				end
				5'd8: begin
					is_done_r <= 1'd0;
					i <= 5'd0;
				end
				
				5'd9, 5'd10, 5'd11, 5'd12, 5'd13, 5'd14, 5'd15, 5'd16: begin
					if(cnt == 10'd347) begin
						cnt <= 10'd0;
						i <= i + 5'd1;
					end
					else cnt <= cnt + 10'd1;
					
					if(go == 5'd7) begin
						if(cnt == 10'd175) data_rd_r[5'd16 - i] <= sda;
						is_out <= 1'd0;
					end
					else begin
						sda_r <= data_r[5'd16 - i];
						is_out <= 1'd1;
					end
					
					if(cnt == 10'd75) scl_r <= 1'd1; 
					if(cnt == 10'd275) scl_r <= 1'd0; 
				end
				5'd17: begin	//ack
					is_out <= 1'd0;
					
					if(cnt == 10'd351) begin
						cnt <= 10'd0;
						i <= i + 5'd1;
					end
					else cnt <= cnt + 10'd1;
					
					if(cnt == 10'd175) ack <= sda;
					if(cnt == 10'd75) scl_r <= 1'd1; 
                    if(cnt == 10'd275) scl_r <= 1'd0; 
				end
				5'd18: begin
					if(go == 5'd7) begin
						i <= go;
						data_rd_r1 <= data_rd_r;
					end
					else begin
						if(~ack) i <= go;
						else i <= 5'd0;
					end

					is_out <= 1'd1;
				end
			endcase
		end
	end
	else begin
		i <= 5'd0;
	end
end

assign scl = scl_r;
assign sda = is_out ? sda_r : 1'dz;
assign data_rd = data_rd_r1;
assign is_done = is_done_r;

endmodule
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AX516.PDF教程
03-10
第一部分：ISE14.7软件安装  第二部分：ModelsimSE安装  第三部分：ISE联合Modelsim设置  第四部分：LED流水灯例程  第五部分：按键检测例程  第六部分：锁相环PLL例程  第七部分：串口Uart通信例程  第八部分：EEPROM读写例程第九部分：RTC实时时钟例程  第十部分 : FPGA片内ROM读写例程  第十一部分：DDR3读写例程  第十二部分：FLASH读写例程  第十三部分 : USB２.0 通信例程  第十四部分 : 千兆以太网通信例程  第十五部分 : 录音及播放例程  第十六部分：SD卡读写例程  第十七部分：SD卡音乐播放例程  第十八部分 : VGA显示例程  第十九部分 : SD卡图像VGA显示例程
基于FPGA的EEPROM 24LC04的读写
qq_38215697的博客
11-07 3701
1.实现的功能：向相应的地址写一个字节；随机读取某一地址的数据； 2.语言：Verilog； 3.基本知识： IIC协议：关于IIC协议的接收文档网上很多，推荐网址：https://wenku.baidu.com/view/838dc456ad02de80d4d840c8.html添加链接描述 特别注意的地方： EEPROM AT24LC04: 4.设计思路： IIC读写有多个过程状态，可以使...
FPGA ax516_千兆以太网_RTL8211
smallerlang的博客
09-17 432
UDP
FPGA ax516_uart
smallerlang的博客
08-21 149
UART
FPGA ax516_flash_w25q128bv
smallerlang的博客
09-13 294
W25Q128
iic.rar_24lc04_fpga 24lc04
09-24
使用的是FPGA单片机 通过IIC总线，对24LC04进行读写实验。写入512btye的数据，前256个数字为0到255，后256个数据为1。然后，将512byte数据读出来并打印。最后，对比数据是否相同，如果有不同，说明读写过程有错误
24LC04B 手册翻译FPGA读写EEPROM所参考资料
04-20
《24LC04B手册翻译：FPGA与EEPROM的交互详解》 24LC04B是一款由Microchip Technology Inc.生产的4Kbit电可擦除PROM（EPROM），设计为2线串行接口的存储设备。该器件结构为两个256x8位的内存块，适用于FPGA（Field ...
IIC.rar_24lc04_iic读取24c16_存储器
09-14
24LC04是一种基于IIC总线的电可擦除可编程只读存储器（EEPROM），它具有4K位（512字节）的数据存储能力。同时，我们还将提及与24C16相关的知识，尽管标题中没有明确的写入操作，但24C16是24LC04的同类产品，具有更大...
iic_master test
03-20
// 实现功能 ：采用IIC总线对EEPROM（24LC04）进行读写。写入器件地址为A0，寄存器地址为00， // 数据通过每次按键+1.写入EEPROM中并读出通过LED显示。 // // 并加入ila在线调试，监测read_data的数据。 // // 调用....
MICROCHIP_ Serial EEPROMs 24LC04
04-27
标题和描述中的关键词"MICROCHIP_ Serial EEPROMs 24LC04"指的是一款由Microchip Technology公司生产的串行EEPROM（电可擦可编程只读存储器）芯片——24LC04。这款芯片在电子设计领域中广泛应用于数据存储，它具有低...
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04-08
黑金ax516开发板原理图, XILINX SPARTAN-6 XC6SLX16,具有网口、USB口、DDR3、QSPI FLASH等主要功能。
黑金AX516原理图
03-17
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10.千兆以太网开发板资料，含PCB+工程代码
10-30
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24LC04B EEPROM 读写的 FPGA实现
李须弥的博客
12-28 2123
microchip公司的24LC04B芯片内含4K 存储空间，采用两线串口总线，兼容IIC协议总线。 1.地址线与数据线复用，都使用SDA引脚。 2.一帧数据以起始位开始，以结束位结束。时钟信号为高电平时，SDA信号的变化会被视为start 或者stop信号：由高到低被认为是start信号，由低到高会被认为是stop信号。也就是说，在传输数据的过程中，数据的变化只能发生在在SCL信号为低电平期
黑金全部开发板资料（FPGA+ZYNQ）分享
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【FPGA】IIC-EEPROM-24LC04B手册读写时序
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03-25 507
1.时钟频率 :100KHZ，400KHZ2.存储结构：24LC04B是一个由两块256x8位内存（memory）组成的4kbit存储容量的ROM。3.关键时间参数：高低电平最低保持时间。
FPGA代码，IIC读写24LC04B
05-13
下面是一个简单的FPGA代码，用于通过IIC总线读写24LC04B芯片： ```verilog module IIC_24LC04B( input wire clk, input wire reset, input wire start, input wire stop, input wire [7:0] addr, input wire ...
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