HDLBit Edgedetect及触发器仿真的一些心得

闲庭信步sss

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分类专栏：数字ic HDLBit练习文章标签： verilog

于 2021-08-14 11:30:16 首次发布

本文链接：https://blog.csdn.net/spx1164376416/article/details/119698491

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该博客介绍了如何使用Verilog编写一个模块，该模块检测8位输入信号从0到1的变化，并在检测到变化时将对应位的输出设置为1。通过一个寄存器保存上一时刻的输入值，并在时钟的上升沿比较当前输入，从而实现边沿检测功能。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

先看题目

其实简而言之就是检测输入数据从0到1的变化，若是检测到输入从0变化为1，则输出该位的对应位为1.

解题思路是用到一个使用一个寄存器保存上个时钟输入的值，若上个时钟输入为0，当前时钟输入为1，则输出为1.

module top_module (
    input clk,
    input [7:0] in,
    output [7:0] pedge
);
    
    wire [7:0] temp;
    
    always@(posedge clk)begin
        temp <= in;
        pedge <= ~temp&in;
    end

endmodule