Quartus PLL分频

已于 2022-04-21 19:21:02 修改
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分类专栏： FPGA 文章标签： fpga
于 2020-10-22 09:26:59 首次发布
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在Quartus中实现PLL分频，输入FPGA引脚上的25MHz的时钟，配置PLL使其输出四路分别为12.5Mhz，25Mhz，50Mhz和100MHz的时钟信号。
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选择菜单Tools–>Mega Wizard Plug-In Manager选项
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点击next
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点击i/o中的ALT[LL,右上角的器件选择根据自己选择，保存路径建议先在整个工程文件夹中建立ip_core—>pll文件夹，这里路劲直接手写输入。点击next。
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根据器件的速度等级选择8，输入到该PLL的时钟频率选择25MHz。

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在Input/Lock 页面进行设置，点击next。
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然后在Output Clocks页面对clk c0 ，clk c1，clk c2，clk c3，分别进行频率设置
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配置完成后，进行Summary页面设置，勾选*_inst.v文件，点击finish即可。可以在pll文件夹中打开pll_controller_inst.v文件，这是PLL IP核例化的模板.

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