EDA课程实验：《数字逻辑电路》实验六___基于Minisys 平台 VIVADO工具与Verilog语言

《数字逻辑电路》实验六         数字系统设计（一）

目录

《数字逻辑电路》实验六         数字系统设计（一）

一、实验目的

二、实验内容

三、代码与截图

源代码1：clock60_204.v

测试代码1：clock60_204_sim.v

引脚约束1：clock60_204.xdc

仿真截图1：

引脚锁定截图1：

 RTL 分析 （RTL ANALYSIS） 的原理图1：

运行完成1：

源代码2：led_lights_204.v

引脚约束2：led_lights_204.xdc

引脚锁定截图2：

 RTL 分析 （RTL ANALYSIS） 的原理图2：

运行完成2：

四、下板验证结果

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一、实验目的

       （1） 通过实验，使学生巩固对 8 位 7 段数码管显示的控制，巩固计数器的设计。

       （2）通过实验，使学生能够用上面所设计的各种电路，组合成一个小的系统，掌握复杂电路的设计方法。

二、实验内容

        （1）使用 Verilog HDL 和上两题设计的 hexseg 与    hexseg8 实现一个模拟数字时钟 clock60，要求能有秒、分和小时的计数与输出。 用1Hz 的信号触发秒加 1，秒到 60 则归零重加，同时让分加 1，分加到 60 归零重加，并让小时加 1，小时加到 24 归零重加。（见2.8.3）

        （2）用 Verilog 语言设计一个小的系统 led_lights，并在 Minisys 实验平台上实现。小系统包含： 一个时钟分频器，将系统提供的 100MHz 时钟降频到 1Hz；一个在 0 到 7 之间反复循环的计数器，将当前计数值输出；一个 38 译码器，C/B/A 端接计数器输出，Y0~Y7 接板上 LEDs 的低 8 位；一个数据宽度为 4 的 4 选 1 多路选择器；一个 8 位的 7 段数码管控制器。 功能：（a）让板上LEDs的低8位以1秒为周期做跑马灯运动，每次亮一个LED灯，始终循环左移； （b）8个数码管以1秒为周期做跑马灯运动，每次亮一个，显示要求详见2.11.1。

a ）利用分频器、计数器和 38 译码器，让板上 LEDs 的低 8 位（ GLD7~GLD0) 以 1 秒为

周期做跑马灯，每次亮一个 LED 灯，下个周期亮下一个 LED 灯，始终循环左移。

b ）利用多路选择器完成下列功能

        用 slide SWitch 的 SW19~SW4 这 16 位每 4 位一组，形成四组输入数据，利用 slide         SWitch 的最低 2 位作为选择输入，在 LEDs 的高 4 位（ RLD7~RLD4 ）上做如下显示：

        SW1~SW0=00， RLD7~RLD4= SW7~SW4

        SW1~SW0=01， RLD7~RLD4= SW11~SW8

        SW1~SW0=10， RLD7~RLD4= SW15~SW12

        SW1~SW0=11， RLD7~RLD4= SW19~SW16

c ）利用多路选择器、分频器和数码管开关完成下列功能：

        用 SW2 作为开关， SW2 拨下去（ 0 ）关闭数码管显示，拨上去后， 8 个数码管以 1 秒为周期做跑马灯运动，每次亮一个（从右到左循环显示）显示如下：

        SW1~SW0=00， 数码管显示 SW7~SW4 的 16 进制值和小数点

        SW1~SW0=01， 数码管显示 SW11~SW8 的 16