0.下面以APB_IIC模块为例练习Verilog模块编写和基于UVM的testbench搭建(IIC总线有总线仲裁等,相对有些复杂,只是实现了基本的时序功能,以后再来完善).
1.DUT&Testbench源码:http://pan.baidu.com/s/1dDcVVGX
2.使用:在testbench目录下>run_test -test test.sv -uvm -vcs -fsdb即可。
3.结果演示:
0.下面以APB_IIC模块为例练习Verilog模块编写和基于UVM的testbench搭建(IIC总线有总线仲裁等,相对有些复杂,只是实现了基本的时序功能,以后再来完善).
1.DUT&Testbench源码:http://pan.baidu.com/s/1dDcVVGX
2.使用:在testbench目录下>run_test -test test.sv -uvm -vcs -fsdb即可。
3.结果演示: