[uvm]寄存器模型

过程记录,持续更新。。。

常用方法整理

read,write区分前门访问和后门访问,可以对reg和field进行处理,会对desire value和mirror value进行修改

peek,poke是后门访问,可以对reg和field进行处理,会对desire value和mirror value进行修改,会对dut 真实值进行修改

mirror,可以对reg和block进行处理,会对desire value和mirror value进行修改,如果配置了uvm_check,当dut真实值和镜像值不相等时,会更新mirror value和desire value,并报error

update,可以对reg和field进行处理,当mirror value和desire value不同时,会用desire value更新mirror value和dut的值

predict,不区分前后门,uvm_predict_direct: 直接预测,相当于强行预测,变更mirror value和desire value; uvm_predict_read/write: 读预测,假设对目标寄存器是读/写操作,再根据是前门访问还是后门访问,决定是否改写mirror value和desire value

set/get

 常见方法应用举例

 

 

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UVM(Universal Verification Methodology)寄存器模型是一用于验证芯片寄存器功能的标准方法。它提供了一个统一的、可重用的框架,用于建立和管理寄存器模型,以及执行寄存器访问和验证。 UVM寄存器模型的主要组成部分包括寄存器模型寄存器层次结构、寄存器操作和寄存器验证环境。 1. 寄存器模型UVM寄存器模型是一个抽象的表示,用于描述芯片内部的寄存器寄存器字段。它提供了一种结构化的方式来定义寄存器的属性、寄存器字段的位宽和访问权限等。 2. 寄存器层次结构:UVM寄存器模型支持多层级的寄存器结构,可以通过层级关系来描述芯片内部的寄存器模块和子模块。这样可以更好地组织和管理寄存器模型,并提供寄存器之间的相互作用和访问。 3. 寄存器操作:UVM提供了一系列的API,用于执行寄存器读写操作。通过这些API,可以向寄存器模型发送读写请求,并获取响应。同时,还可以对寄存器的访问进行配置和控制,如重置、写入默认值等。 4. 寄存器验证环境:UVM寄存器模型可以与其他验证环境进行集成,以验证寄存器功能的正确性。通过使用事务级建模(TLM)接口,可以将寄存器操作与其他验证组件进行交互,并进行功能验证、覆盖率分析和错误注入等。 总之,UVM寄存器模型提供了一种规范化的方法来描述和验证芯片寄存器功能。它具有可重用性、灵活性和扩展性,并能与其他验证组件进行集成,从而提高验证效率和可靠性。
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